JPH0427149A - 半導体集積回路装置およびその実装に用いる基板 - Google Patents
半導体集積回路装置およびその実装に用いる基板Info
- Publication number
- JPH0427149A JPH0427149A JP13203190A JP13203190A JPH0427149A JP H0427149 A JPH0427149 A JP H0427149A JP 13203190 A JP13203190 A JP 13203190A JP 13203190 A JP13203190 A JP 13203190A JP H0427149 A JPH0427149 A JP H0427149A
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- JP
- Japan
- Prior art keywords
- leads
- lead
- integrated circuit
- circuit device
- semiconductor integrated
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/30—Assembling printed circuits with electric components, e.g. with resistors
- H05K3/32—Assembling printed circuits with electric components, e.g. with resistors electrically connecting electric components or wires to printed circuits
- H05K3/34—Assembling printed circuits with electric components, e.g. with resistors electrically connecting electric components or wires to printed circuits by soldering
- H05K3/341—Surface mounted components
- H05K3/3421—Leaded components
Landscapes
- Lead Frames For Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体集積回路装置に関し、特に表面実装形
ＬＳＩパッケージの多ピン化に適用して有効な技術に関
するものである。
ＬＳＩパッケージの多ピン化に適用して有効な技術に関
するものである。
表面実装形ＬＳＩパッケージの代表的なものとして、Ｑ
ＦＰ（Ωｕａｄ Ｆｌａｔ ｐａｃｋａｇｅ） 、Ｓ
ＯＰ（Ｓ＋＋＋ａＩｆ ０ｕｔｌｉｎｅ Ｐａｃｋａｇ
ｅ） Ｓ ＯＪ （Ｓｍａｌｌ ０ｕｔｌｉｎｅ
Ｊｌｅａｄ ｐａｃｋａｇｅ）、Ｐ Ｌ ＣＣ（Ｐｌａ
ｓｔｉｃ Ｌｅａｄｅｄ ＣｈｉｐＣａｒｒｉｅｒ）
などが知られている。このうち、ＱＦＰは、マイクロ
コンピユータ、ゲートアレイなどのように、極めて多く
の入出力端子を有する論理ＬＳＩの実装に好適なパッケ
ージとして汎用されている。
ＦＰ（Ωｕａｄ Ｆｌａｔ ｐａｃｋａｇｅ） 、Ｓ
ＯＰ（Ｓ＋＋＋ａＩｆ ０ｕｔｌｉｎｅ Ｐａｃｋａｇ
ｅ） Ｓ ＯＪ （Ｓｍａｌｌ ０ｕｔｌｉｎｅ
Ｊｌｅａｄ ｐａｃｋａｇｅ）、Ｐ Ｌ ＣＣ（Ｐｌａ
ｓｔｉｃ Ｌｅａｄｅｄ ＣｈｉｐＣａｒｒｉｅｒ）
などが知られている。このうち、ＱＦＰは、マイクロ
コンピユータ、ゲートアレイなどのように、極めて多く
の入出力端子を有する論理ＬＳＩの実装に好適なパッケ
ージとして汎用されている。
日本電子機械工業会（ＥＩＡＪ＞規格、ＩＣ−７４−４
−１９８６（集積回路外形通則 クワッドフラットパッ
ケージ）によれば、ＱＦＰとは、パッケージ本体より四
方向に成形されたリードが引き出され、かつパッケージ
本体の外側で接合部のリードが外側に向って平坦となっ
ているパッケージであるとされている。また、リードの
形状には、ガルウィング、Ｊリードおよびバットリード
（Ｉリードともいう）の３タイプがある。
−１９８６（集積回路外形通則 クワッドフラットパッ
ケージ）によれば、ＱＦＰとは、パッケージ本体より四
方向に成形されたリードが引き出され、かつパッケージ
本体の外側で接合部のリードが外側に向って平坦となっ
ているパッケージであるとされている。また、リードの
形状には、ガルウィング、Ｊリードおよびバットリード
（Ｉリードともいう）の３タイプがある。
上記ＱＦＰを基板に実装するには、基板の電極（マウン
トパッド）上にあらかじめ適量の半田ペーストを塗布し
た後、チップマウント装置を用いてＱＦＰのリードをマ
ウントパッド上に位置決めし、次いでリフロー炉内で半
田ペーストをリフローする方法が一般的に用いられてい
る。
トパッド）上にあらかじめ適量の半田ペーストを塗布し
た後、チップマウント装置を用いてＱＦＰのリードをマ
ウントパッド上に位置決めし、次いでリフロー炉内で半
田ペーストをリフローする方法が一般的に用いられてい
る。
ところが、ＱＦＰの多ピン化を促進するためにリードの
幅やリード間のピッチを狭小にすると、マウントパッド
上の半田ペースト量のばらつきやリードの位置ずれに起
因して、リード間が短絡する不良（半田ブリッジ）が多
発するという問題がある。
幅やリード間のピッチを狭小にすると、マウントパッド
上の半田ペースト量のばらつきやリードの位置ずれに起
因して、リード間が短絡する不良（半田ブリッジ）が多
発するという問題がある。
本発明は、上記した問題点に着目してなされたものであ
り、その目的は、表面実装形ＬＳＩパッケージの多ピン
化を促進することのできる技術を提供することにある。
り、その目的は、表面実装形ＬＳＩパッケージの多ピン
化を促進することのできる技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述および添付図面から明らかになるであろう
。
明細書の記述および添付図面から明らかになるであろう
。
本願において開示される発明のうち、代表的なものの概
要を簡単に説明すれば、次のとふりである。
要を簡単に説明すれば、次のとふりである。
本願の一発明は、パッケージ本体の側面から外部に延在
する多数本のリードのうち、一部のリードのアウターリ
ード形状を他のリードのアウターリード形状と異ならし
めることによって、それぞれのリードの引出し部長さを
互いに異ならしめるようにした表面実装形ＬＳＩパッケ
ージである。
する多数本のリードのうち、一部のリードのアウターリ
ード形状を他のリードのアウターリード形状と異ならし
めることによって、それぞれのリードの引出し部長さを
互いに異ならしめるようにした表面実装形ＬＳＩパッケ
ージである。
上記した手段によれば、例えば引出し部長さが互いに異
なる二種のリードをパッケージ本体の側面に沿って交互
に配置することによって、パッケージ本体の外形寸法を
一定にしたままでピン数を増やすことが可能となる。こ
の場合、上記二種のリードを備えた表面実装形ＬＳＩパ
ッケージを実装する基板のマウントパッドを千鳥状に配
置する。
なる二種のリードをパッケージ本体の側面に沿って交互
に配置することによって、パッケージ本体の外形寸法を
一定にしたままでピン数を増やすことが可能となる。こ
の場合、上記二種のリードを備えた表面実装形ＬＳＩパ
ッケージを実装する基板のマウントパッドを千鳥状に配
置する。
第１図は、本実施例のＱＦＰＩの斜視図、第２図は、こ
のＱＦＰＩの要部断面図である。
のＱＦＰＩの要部断面図である。
合成樹脂をモールドしてなるパッケージ本体２の内部に
は、マイクロコンピュータ、ゲートアレイなどの論理Ｌ
ＳＩを形成した半導体チップ３が封止されている。半導
体チップ３は、例えば４２アロイなどの導電材料からな
るタブ４上に搭載されている。パッケージ本体２の四つ
の側面からは、タブ４と同じ導電材料からなる多数本の
り一ド５が引き出されている。パッケージ本体２の内部
に封止されたリード（インナーリード）５と、半導体チ
ップ３のポンディングパッド６との間には、Ａｕ５Ｃｕ
ｔたはＡ！からなるワイヤ７がボンディングされている
。
は、マイクロコンピュータ、ゲートアレイなどの論理Ｌ
ＳＩを形成した半導体チップ３が封止されている。半導
体チップ３は、例えば４２アロイなどの導電材料からな
るタブ４上に搭載されている。パッケージ本体２の四つ
の側面からは、タブ４と同じ導電材料からなる多数本の
り一ド５が引き出されている。パッケージ本体２の内部
に封止されたリード（インナーリード）５と、半導体チ
ップ３のポンディングパッド６との間には、Ａｕ５Ｃｕ
ｔたはＡ！からなるワイヤ７がボンディングされている
。
本実施例のＱＦＰＩにおいては、上記多数本のり一ド５
のうち、一部のリード５ａのアウターリード形状がガル
ウィングになっており、他のり−ド５ｂのアウターリー
ド形状がバットリードになっている。そして、第２図に
示すように、バットリード５ｂは、その引出し部の長さ
（１１）がガルウィングリード５ａの引出し部の長さ（
１２）よりも短（なっている。すなわち、バットリード
５ｂの最下端部は、ガルウィングリード５ａの最下端部
よりもパッケージ本体２に近い位置にある。また、第１
図に示すように、ガルウィングリード５ａとバットリー
ド５ｂとは、パッケージ本体２の側面に沿って交互に配
置されている。
のうち、一部のリード５ａのアウターリード形状がガル
ウィングになっており、他のり−ド５ｂのアウターリー
ド形状がバットリードになっている。そして、第２図に
示すように、バットリード５ｂは、その引出し部の長さ
（１１）がガルウィングリード５ａの引出し部の長さ（
１２）よりも短（なっている。すなわち、バットリード
５ｂの最下端部は、ガルウィングリード５ａの最下端部
よりもパッケージ本体２に近い位置にある。また、第１
図に示すように、ガルウィングリード５ａとバットリー
ド５ｂとは、パッケージ本体２の側面に沿って交互に配
置されている。
第３図は、上記ＱＦＰＩを実装するための基板８を示し
ている。
ている。
基板８は、例えばガラス繊維を含浸させたエポキン樹脂
（ガラエボ）からなり、その主面には、例えば半田メツ
キを施したＣｕなどの導電材料からなるマウントパッド
９が形成されている。マウントパッド９は、上記ＱＦＰ
Ｉのガルウィングリード５ａが接続されるマウントパッ
ド９ａと、バットリード５ｂが接続されるマウントパッ
ド９ｂからなり、二種のマウントパッド９ａ、９ｂは、
パッド列に沿って千鳥状に配置されている。
（ガラエボ）からなり、その主面には、例えば半田メツ
キを施したＣｕなどの導電材料からなるマウントパッド
９が形成されている。マウントパッド９は、上記ＱＦＰ
Ｉのガルウィングリード５ａが接続されるマウントパッ
ド９ａと、バットリード５ｂが接続されるマウントパッ
ド９ｂからなり、二種のマウントパッド９ａ、９ｂは、
パッド列に沿って千鳥状に配置されている。
上記ＱＦＰ１を基板８に実装するには、基板８のマウン
トバッド９上に適量の半田ペーストを塗布した後、ＱＦ
ＰＩのそれぞれのリード５を対応するマウントバッド９
上に載置し、この状態で基板８をリフロー炉に搬入して
半田ペーストをリフローさせることによって、リード５
をマウントパッド９に半田付けする。
トバッド９上に適量の半田ペーストを塗布した後、ＱＦ
ＰＩのそれぞれのリード５を対応するマウントバッド９
上に載置し、この状態で基板８をリフロー炉に搬入して
半田ペーストをリフローさせることによって、リード５
をマウントパッド９に半田付けする。
このように、引出し邪長さ（ｊ！ｌ、Ｌ）が互いに異な
る二種のリード（５ａ、 ５ ｂ）をパッケージ本体
２の側面に沿って交互に配置する本実施例のＱＦＰＩに
よれば、パッケージ寸法がＱＦＰＩのそれと同一で、か
つリード幅およびリード間ピッチがＱＦＰＩのガルウィ
ングリード５ａのそれと同一である従来のガルウィング
ＱＦＰや、パッケージ寸法がＱＦＰＩのそれと同一で、
かつリード幅およびリード間ピッチがＱＦＰＩのバット
リード５ｂのそれと同一である従来のバットリードＱＦ
Ｐに比べて、リード５の数をほぼ倍増させることができ
るという効果が得られる。
る二種のリード（５ａ、 ５ ｂ）をパッケージ本体
２の側面に沿って交互に配置する本実施例のＱＦＰＩに
よれば、パッケージ寸法がＱＦＰＩのそれと同一で、か
つリード幅およびリード間ピッチがＱＦＰＩのガルウィ
ングリード５ａのそれと同一である従来のガルウィング
ＱＦＰや、パッケージ寸法がＱＦＰＩのそれと同一で、
かつリード幅およびリード間ピッチがＱＦＰＩのバット
リード５ｂのそれと同一である従来のバットリードＱＦ
Ｐに比べて、リード５の数をほぼ倍増させることができ
るという効果が得られる。
以上、本発明者によってなされた発明を実施例に基づき
具体的に説明したが、本発明は前記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。
具体的に説明したが、本発明は前記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。
前記実施例では、引出し部長さが互いに異なる二種のリ
ードの一方をガルウィングリードとし、もう一方をバッ
トリードとしたが、これに限定されるものではなく、例
えばＪＩＪ−ドとバットリードの組み合わせや、ガルウ
ィングリードとＪＩＪ、−ドの組み合わせによって、引
出し部長さが互いに異なる二種のリードを構成すること
もできる。
ードの一方をガルウィングリードとし、もう一方をバッ
トリードとしたが、これに限定されるものではなく、例
えばＪＩＪ−ドとバットリードの組み合わせや、ガルウ
ィングリードとＪＩＪ、−ドの組み合わせによって、引
出し部長さが互いに異なる二種のリードを構成すること
もできる。
また、前記実施例では、引出し部長さが互いに異なる二
種のリードをパッケージ本体の側面に沿９て交互に配置
したが、これに限定されるものではなく、例えば第４図
に示すように、パッケージ本体２の四隅近傍にある幾本
かのリード５をガルウィングリード５ａ（Ｊリードでも
よい）とし、残りのリード５をすべてバットリード５ｂ
とすることもできる。この場合、ガルウィングリード５
ａのリード幅を太くして強度を持たせることにより、バ
ットリード５ｂのリード幅およびリード間ピッチを著し
く狭小化することができるので、超多ビンのＱＦＰを提
供することができる。
種のリードをパッケージ本体の側面に沿９て交互に配置
したが、これに限定されるものではなく、例えば第４図
に示すように、パッケージ本体２の四隅近傍にある幾本
かのリード５をガルウィングリード５ａ（Ｊリードでも
よい）とし、残りのリード５をすべてバットリード５ｂ
とすることもできる。この場合、ガルウィングリード５
ａのリード幅を太くして強度を持たせることにより、バ
ットリード５ｂのリード幅およびリード間ピッチを著し
く狭小化することができるので、超多ビンのＱＦＰを提
供することができる。
以上の説明では、主として本発明者によってなされた発
明をその背景となった利用分野であるＱＦＰに適用した
場合について説明したが、本発明はこれに限定されるも
のではなく、多ピンが要求される表面実装形ＬＳＩパッ
ケージに広く適用可能である。
明をその背景となった利用分野であるＱＦＰに適用した
場合について説明したが、本発明はこれに限定されるも
のではなく、多ピンが要求される表面実装形ＬＳＩパッ
ケージに広く適用可能である。
本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記の通りである
。
て得られる効果を簡単に説明すれば、下記の通りである
。
表面実装形ＬＳＩパッケージの一部のリードのアウター
リード形状を他のリードのアウターリード形状と異なら
しめることによって、前記それぞれのリードの引出し部
長さを互いに異ならしめる本発明の半導体集積回路装置
によれば、パッケージ本体の外形寸法を一定にしたまま
でピン数を増やすことが可能となるので、表面実装形Ｌ
ＳＩパッケージの多ピン化を促進することができる。
リード形状を他のリードのアウターリード形状と異なら
しめることによって、前記それぞれのリードの引出し部
長さを互いに異ならしめる本発明の半導体集積回路装置
によれば、パッケージ本体の外形寸法を一定にしたまま
でピン数を増やすことが可能となるので、表面実装形Ｌ
ＳＩパッケージの多ピン化を促進することができる。
第１図は、本発明の一実施例である半導体集積回路装置
の斜視図、 第２図は、この半導体集積回路装置の要部断面図、 第３図は、この半導体集積回路装置の実装に用いる基板
の要部平面図、 第４図は、本発明の他の実施例である半導体集積回路装
置の斜視図である。 １・・・ＱＦＰ、２・・・パッケージ本体、３・・・半
導体チップ、４・・・タブ、５・・・リード、５ａ・・
・ガルウィングリード、５ｂ・・・バットリード、６・
・ ・ポンディングパッド、７・・・ワイヤ、８・・
・基板、９．９ａ、９ｂ・・・マウントパッド。 代理人 弁理士 筒 井 大 和
の斜視図、 第２図は、この半導体集積回路装置の要部断面図、 第３図は、この半導体集積回路装置の実装に用いる基板
の要部平面図、 第４図は、本発明の他の実施例である半導体集積回路装
置の斜視図である。 １・・・ＱＦＰ、２・・・パッケージ本体、３・・・半
導体チップ、４・・・タブ、５・・・リード、５ａ・・
・ガルウィングリード、５ｂ・・・バットリード、６・
・ ・ポンディングパッド、７・・・ワイヤ、８・・
・基板、９．９ａ、９ｂ・・・マウントパッド。 代理人 弁理士 筒 井 大 和
Claims (1)
- 【特許請求の範囲】 １、表面実装形ＬＳＩパッケージの一部のリードのアウ
ターリード形状を他のリードのアウターリード形状と異
ならしめることによって、前記それぞれのリードの引出
し部長さを互いに異ならしめたことを特徴とする半導体
集積回路装置。 ２、前記引出し部長さが互いに異なる二種のリードをパ
ッケージ本体の側面に沿って交互に配置したことを特徴
とする請求項１記載の半導体集積回路装置。 ３、前記リードが半田付けされるマウントパッドをパッ
ド列に沿って千鳥状に配列したことを特徴とする請求項
２記載の半導体集積回路装置の実装に用いる基板。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13203190A JPH0427149A (ja) | 1990-05-22 | 1990-05-22 | 半導体集積回路装置およびその実装に用いる基板 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13203190A JPH0427149A (ja) | 1990-05-22 | 1990-05-22 | 半導体集積回路装置およびその実装に用いる基板 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0427149A true JPH0427149A (ja) | 1992-01-30 |
Family
ID=15071880
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13203190A Pending JPH0427149A (ja) | 1990-05-22 | 1990-05-22 | 半導体集積回路装置およびその実装に用いる基板 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0427149A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20030053161A (ko) * | 2001-12-22 | 2003-06-28 | 삼성전자주식회사 | 반도체 디바이스 및 그 제조방법 |
-
1990
- 1990-05-22 JP JP13203190A patent/JPH0427149A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20030053161A (ko) * | 2001-12-22 | 2003-06-28 | 삼성전자주식회사 | 반도체 디바이스 및 그 제조방법 |
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