JPH04274362A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH04274362A JPH04274362A JP3059626A JP5962691A JPH04274362A JP H04274362 A JPH04274362 A JP H04274362A JP 3059626 A JP3059626 A JP 3059626A JP 5962691 A JP5962691 A JP 5962691A JP H04274362 A JPH04274362 A JP H04274362A
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- Japan
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- word line
- memory cell
- element isolation
- isolation region
- semiconductor memory
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は半導体記憶装置に関し、
特に任意の記憶情報のランダムな入出力が可能な半導体
記憶装置（ＤＲＡＭ）の高速化を図ったものに関するも
のである。
特に任意の記憶情報のランダムな入出力が可能な半導体
記憶装置（ＤＲＡＭ）の高速化を図ったものに関するも
のである。
【０００２】
【従来の技術】近年、半導体記憶装置はコンピュータな
どの情報機器の目覚ましい普及によって、その需要が急
速に拡大している。また機能的には大規模な記憶容量を
有し、かつ高速動作が可能なものが要求されている。こ
れに伴って半導体記憶装置の高集積化，高速応答性ある
いは高信頼性に関する技術開発が進められている。
どの情報機器の目覚ましい普及によって、その需要が急
速に拡大している。また機能的には大規模な記憶容量を
有し、かつ高速動作が可能なものが要求されている。こ
れに伴って半導体記憶装置の高集積化，高速応答性ある
いは高信頼性に関する技術開発が進められている。
【０００３】半導体記憶装置のうち、記憶情報のランダ
ムな入出力が可能なものにＤＲＡＭ（Ｄｙｎａｍｉｃ
Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）がある。 一般にＤＲＡＭは多数の記憶情報を蓄積する記憶領域で
あるメモリセルアレイと、外部との入出力に必要な周辺
回路とから構成されている。図３は一般的なＤＲＡＭの
構成を示すブロック構成図であり、図３において、ＤＲ
ＡＭ５０は、記憶情報のデータ信号を蓄積するためのメ
モリセルアレイ５１と、単位記憶回路を構成するメモリ
セルを選択するアドレス信号を外部から受けるためのロ
ウアンドカラムアドレスバッファ５２と、上記アドレス
信号を解読することによってメモリセルを指定するため
のロウデコーダ５３及びカラムデコーダ５４と、指定さ
れたメモリセルに蓄積された信号を増幅して読み出すセ
ンスリフレッシュアンプ５５と、データ入出力のための
データインバッファ５６及びデータアウトバッファ５７
と、クロック信号を発生するクロックジェネレータ５８
とから構成されている。
ムな入出力が可能なものにＤＲＡＭ（Ｄｙｎａｍｉｃ
Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）がある。 一般にＤＲＡＭは多数の記憶情報を蓄積する記憶領域で
あるメモリセルアレイと、外部との入出力に必要な周辺
回路とから構成されている。図３は一般的なＤＲＡＭの
構成を示すブロック構成図であり、図３において、ＤＲ
ＡＭ５０は、記憶情報のデータ信号を蓄積するためのメ
モリセルアレイ５１と、単位記憶回路を構成するメモリ
セルを選択するアドレス信号を外部から受けるためのロ
ウアンドカラムアドレスバッファ５２と、上記アドレス
信号を解読することによってメモリセルを指定するため
のロウデコーダ５３及びカラムデコーダ５４と、指定さ
れたメモリセルに蓄積された信号を増幅して読み出すセ
ンスリフレッシュアンプ５５と、データ入出力のための
データインバッファ５６及びデータアウトバッファ５７
と、クロック信号を発生するクロックジェネレータ５８
とから構成されている。
【０００４】また、Ａ０〜Ａ９はアドレス入力端子、／
ＲＡＳはロウ用のアドレス信号を取り込むためのタイミ
ング信号、／ＣＡＳはカラム用のアドレス信号を取り込
むためのタイミング信号、／Ｗは書き込み及び読み出し
を制御する書込み／読出し制御信号である。
ＲＡＳはロウ用のアドレス信号を取り込むためのタイミ
ング信号、／ＣＡＳはカラム用のアドレス信号を取り込
むためのタイミング信号、／Ｗは書き込み及び読み出し
を制御する書込み／読出し制御信号である。
【０００５】半導体チップ上で大きな面積を占める上記
メモリセルアレイ５１は、単位記憶情報を蓄積するため
のメモリセルがマトリクス状に複数個配列されて形成さ
れている。図４はこのメモリセルアレイ５１を構成する
メモリセルの４ビット分の等価回路を示す回路図であり
、メモリセルは１個のＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ
Ｓｅｍｉｃｏｎｄｕｃｔｏｒ） トランジスタ２１と
これに接続された１個の容量素子２２とから構成される
いわゆる１トランジスタ１キャパシタ型のメモリセルで
ある。このタイプのメモリセルは構造が簡単なため、メ
モリセルアレイの集積度を向上させることが容易であり
、大容量のＤＲＡＭに広く用いられている。
メモリセルアレイ５１は、単位記憶情報を蓄積するため
のメモリセルがマトリクス状に複数個配列されて形成さ
れている。図４はこのメモリセルアレイ５１を構成する
メモリセルの４ビット分の等価回路を示す回路図であり
、メモリセルは１個のＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ
Ｓｅｍｉｃｏｎｄｕｃｔｏｒ） トランジスタ２１と
これに接続された１個の容量素子２２とから構成される
いわゆる１トランジスタ１キャパシタ型のメモリセルで
ある。このタイプのメモリセルは構造が簡単なため、メ
モリセルアレイの集積度を向上させることが容易であり
、大容量のＤＲＡＭに広く用いられている。
【０００６】ところでＤＲＡＭの高集積化にともなって
メモリサイズが縮小された場合、キャパシタ用の面積も
それに伴って縮小するが、記憶装置としてのＤＲＡＭの
安定動作，信頼性上の観点から高集積化されても１ビッ
トのメモリセルに蓄えられる電荷量はほぼ一定に維持さ
れなければならず、そのためにはキャパシタの実効面積
を何らかの方法で増やす必要がある。
メモリサイズが縮小された場合、キャパシタ用の面積も
それに伴って縮小するが、記憶装置としてのＤＲＡＭの
安定動作，信頼性上の観点から高集積化されても１ビッ
トのメモリセルに蓄えられる電荷量はほぼ一定に維持さ
れなければならず、そのためにはキャパシタの実効面積
を何らかの方法で増やす必要がある。
【０００７】その手段の１つとしてキャパシタの構造を
３次元化する方法がある。図５は従来のスタックトタイ
プの半導体記憶装置のメモリセルの断面図であり、メモ
リセルは、半導体基板１と該半導体基板１上に所定の間
隔を隔てて形成された不純物領域９ａ，９ｂと、該不純
物領域９ａ及び９ｂの中央に位置し、ゲート酸化膜３ａ
を介して形成されたゲート電極（ワード線）４ａと、上
記不純物領域９ｂ上に直接接続されたキャパシタの下部
電極１３と、この下部電極１３上に誘電体層１４を介し
て形成されたキャパシタの上部電極１６とを有している
。そして上記上部電極１５上には絶縁膜１６を介してビ
ット線１８が接続さており、さらに上記不純物層９ａの
開口部１７にもビット線１８が直接接続されている。 このタイプのメモリセルではワード線４ａあるいは素子
分離領域２上にまで延在された２層の導電膜１３，１５
及びその間の誘電膜１４からキャパシタが構成されてい
る。
３次元化する方法がある。図５は従来のスタックトタイ
プの半導体記憶装置のメモリセルの断面図であり、メモ
リセルは、半導体基板１と該半導体基板１上に所定の間
隔を隔てて形成された不純物領域９ａ，９ｂと、該不純
物領域９ａ及び９ｂの中央に位置し、ゲート酸化膜３ａ
を介して形成されたゲート電極（ワード線）４ａと、上
記不純物領域９ｂ上に直接接続されたキャパシタの下部
電極１３と、この下部電極１３上に誘電体層１４を介し
て形成されたキャパシタの上部電極１６とを有している
。そして上記上部電極１５上には絶縁膜１６を介してビ
ット線１８が接続さており、さらに上記不純物層９ａの
開口部１７にもビット線１８が直接接続されている。 このタイプのメモリセルではワード線４ａあるいは素子
分離領域２上にまで延在された２層の導電膜１３，１５
及びその間の誘電膜１４からキャパシタが構成されてい
る。
【０００８】また、図２（ａ） は、上記メモリセル部
の部分的な平面レイアウト図であり、図２（ａ） は素
子分離領域２に囲まれた４個の枠で示される活性領域（
８ビット分のメモリセル）を示し、図２（ｂ） は図２
（ａ） の活性領域をＡ−Ａ’線で切った断面図であり
、図に示すようにメモリセルは１個のアクセストランジ
スタ１９ａ（１９ｂ）と１個のキャパシタ２０ａ（２０
ｂ）とから構成されている。またメモリセルは半導体基
板１の表面に形成された素子分離領域２によって隣接す
るメモリセルと絶縁分離されている。
の部分的な平面レイアウト図であり、図２（ａ） は素
子分離領域２に囲まれた４個の枠で示される活性領域（
８ビット分のメモリセル）を示し、図２（ｂ） は図２
（ａ） の活性領域をＡ−Ａ’線で切った断面図であり
、図に示すようにメモリセルは１個のアクセストランジ
スタ１９ａ（１９ｂ）と１個のキャパシタ２０ａ（２０
ｂ）とから構成されている。またメモリセルは半導体基
板１の表面に形成された素子分離領域２によって隣接す
るメモリセルと絶縁分離されている。
【０００９】そして上記アクセストランジスタ１９ａ（
１９ｂ）は、半導体基板１の表面に形成された不純物領
域６ａ，９ａ（６ｂ，９ｂ）及び６ｃ（６ｃ’），９ｃ
と、この不純物領域６ａ，９ａ（６ｂ，９ｂ）及び６ｃ
（６ｃ’），９ｃの間に位置し、薄いゲート酸化膜３ａ
（３ｂ）を介して形成されたゲート電極（ワード線）４
ａ（４ｂ）とから構成されている。
１９ｂ）は、半導体基板１の表面に形成された不純物領
域６ａ，９ａ（６ｂ，９ｂ）及び６ｃ（６ｃ’），９ｃ
と、この不純物領域６ａ，９ａ（６ｂ，９ｂ）及び６ｃ
（６ｃ’），９ｃの間に位置し、薄いゲート酸化膜３ａ
（３ｂ）を介して形成されたゲート電極（ワード線）４
ａ（４ｂ）とから構成されている。
【００１０】一方、上記キャパシタ２０ａ（２０ｂ）は
、多結晶シリコンなどの導電材料からなる下部電極１３
ａ（１３ｂ）と、この下部電極１３ａ（１３ｂ）上に形
成された窒化膜及び酸化膜の積層膜あるいはタンタル酸
化膜などの誘電材料からなる誘電体膜１４と、この誘電
体膜１４上に形成された多結晶シリコンなどの導電材料
からなる上部電極１５とから構成されており、さらに上
記下部電極１３ａ（１３ｂ）はアクセストランジスタ１
９ａ（１９ｂ）のソースあるいはドレイン領域６ａ，９
ａ（６ｂ，９ｂ）に接続されている。またビット線１８
は絶縁膜１６からなる層間膜の上に形成されており、上
記アクセストランジスタ１９ａ（１９ｂ）のソースある
いはドレイン領域６ｃ，９ｃに開口部１７を介して接続
されている。
、多結晶シリコンなどの導電材料からなる下部電極１３
ａ（１３ｂ）と、この下部電極１３ａ（１３ｂ）上に形
成された窒化膜及び酸化膜の積層膜あるいはタンタル酸
化膜などの誘電材料からなる誘電体膜１４と、この誘電
体膜１４上に形成された多結晶シリコンなどの導電材料
からなる上部電極１５とから構成されており、さらに上
記下部電極１３ａ（１３ｂ）はアクセストランジスタ１
９ａ（１９ｂ）のソースあるいはドレイン領域６ａ，９
ａ（６ｂ，９ｂ）に接続されている。またビット線１８
は絶縁膜１６からなる層間膜の上に形成されており、上
記アクセストランジスタ１９ａ（１９ｂ）のソースある
いはドレイン領域６ｃ，９ｃに開口部１７を介して接続
されている。
【００１１】
【発明が解決しようとする課題】従来の半導体記憶装置
は以上のように構成されており、メモリセルにおいては
、素子分離領域上のワード線の幅は特に規定されていな
かったため、その幅は図２（ａ） に示されるように活
性領域上のワード線の幅と同一のものとなっていた。従
ってメモリサイズが単純に縮小された場合、ワード線の
抵抗は増加することとなる。例えばメモリセルが１／Ｒ
倍（Ｒ＞１）に縮小された場合、ワード線の幅，長さ，
高さはそれぞれ１／Ｒとなり、配線の抵抗Ｒは、
は以上のように構成されており、メモリセルにおいては
、素子分離領域上のワード線の幅は特に規定されていな
かったため、その幅は図２（ａ） に示されるように活
性領域上のワード線の幅と同一のものとなっていた。従
ってメモリサイズが単純に縮小された場合、ワード線の
抵抗は増加することとなる。例えばメモリセルが１／Ｒ
倍（Ｒ＞１）に縮小された場合、ワード線の幅，長さ，
高さはそれぞれ１／Ｒとなり、配線の抵抗Ｒは、
【００
１２】Ｒ＝ρ×Ｌ／Ｓ
１２】Ｒ＝ρ×Ｌ／Ｓ
【００１３】〔ここで、Ｌ：配線長、Ｓ：配線の断面積
、ρ：体積抵抗率（材料固有の値）〕であるから上記値
をこれに代入することにより、抵抗はＲ倍となる。そし
て縮小前と同一抵抗値を保持しようとすれば、配線の高
さを縮小前と同一とするか、あるいは体積抵抗率ρが１
／Ｒとなる材料に変更しなければならない。しかし、材
料変更は製造フロー全体の見直しを伴う。また配線の高
さだけを保持することは配線のアスペクト比の上昇を意
味し、より高度な加工技術を要とし、両者とも非常に大
きな技術的困難を伴うものとなる。
、ρ：体積抵抗率（材料固有の値）〕であるから上記値
をこれに代入することにより、抵抗はＲ倍となる。そし
て縮小前と同一抵抗値を保持しようとすれば、配線の高
さを縮小前と同一とするか、あるいは体積抵抗率ρが１
／Ｒとなる材料に変更しなければならない。しかし、材
料変更は製造フロー全体の見直しを伴う。また配線の高
さだけを保持することは配線のアスペクト比の上昇を意
味し、より高度な加工技術を要とし、両者とも非常に大
きな技術的困難を伴うものとなる。
【００１４】本発明は上記のような問題点に鑑みてなさ
れたもので、配線の高さを増加したり、配線の材料の変
更をすることなく低抵抗なワード線を有する半導体記憶
装置を得ることを目的とする。
れたもので、配線の高さを増加したり、配線の材料の変
更をすることなく低抵抗なワード線を有する半導体記憶
装置を得ることを目的とする。
【００１５】
【課題を解決するための手段】この発明に係る半導体記
憶装置は、素子分離領域上に跨がって位置する部分のワ
ード線の配線幅を素子分離領域に囲まれた活性領域上に
位置する部分の配線幅よりも大きくなるようにしたもの
である。
憶装置は、素子分離領域上に跨がって位置する部分のワ
ード線の配線幅を素子分離領域に囲まれた活性領域上に
位置する部分の配線幅よりも大きくなるようにしたもの
である。
【００１６】
【作用】この発明によれば、素子分離領域上に跨がって
位置する部分のワード線の配線幅を素子分離領域に囲ま
れた活性領域上に位置する部分の配線幅よりも大きくな
るようにしたから、ワード線の全抵抗のうち、素子分離
領域に位置する部分の抵抗が著しく低減される。
位置する部分のワード線の配線幅を素子分離領域に囲ま
れた活性領域上に位置する部分の配線幅よりも大きくな
るようにしたから、ワード線の全抵抗のうち、素子分離
領域に位置する部分の抵抗が著しく低減される。
【００１７】
【実施例】図１（ａ） 及び図６（ａ） ，（ｂ） は
本発明の一実施例による半導体記憶装置のメモリセル部
の部分的な平面レイアウト図であり、図１（ｂ） は図
１（ａ） 及び図６（ａ），（ｂ） のＡ−Ａ’線に沿
って切った断面図であり、図２と同一符号は同一または
相当部分を示し、２４ａ，２４ａ’，２４ｂ，２４ｂ’
は本発明によるワード線を示し、図に示すように、素子
分離領域２上に跨がって位置するワード線２４ａ’及び
２４ｂ’の配線幅は、不純物領域９ａ，６ａ，６ｃ，９
ｃ（９ｂ，６ｂ，６ｃ’，９ｃ）が形成された活性領域
に配置されたワード線４ａ，４ｂの配線幅に比べ大きな
ものとなっている。
本発明の一実施例による半導体記憶装置のメモリセル部
の部分的な平面レイアウト図であり、図１（ｂ） は図
１（ａ） 及び図６（ａ），（ｂ） のＡ−Ａ’線に沿
って切った断面図であり、図２と同一符号は同一または
相当部分を示し、２４ａ，２４ａ’，２４ｂ，２４ｂ’
は本発明によるワード線を示し、図に示すように、素子
分離領域２上に跨がって位置するワード線２４ａ’及び
２４ｂ’の配線幅は、不純物領域９ａ，６ａ，６ｃ，９
ｃ（９ｂ，６ｂ，６ｃ’，９ｃ）が形成された活性領域
に配置されたワード線４ａ，４ｂの配線幅に比べ大きな
ものとなっている。
【００１８】次に作用効果について説明する。このよう
に本実施例によれば、ワード線２４ａ，２４ａ’，２４
ｂ，２４ｂ’のうち、素子分離領域２上に位置するワー
ド線２４ａ，２４ｂの配線幅を、不純物領域９ａ，６ａ
，６ｃ，９ｃ（９ｂ，６ｂ，６ｃ’，９ｂ）が形成され
ている活性領域に配置されるワード線４ａ，４ｂの配線
幅よりも大きくなるように形成したから、素子分離領域
２のワード線の抵抗が減少し、ひいてはワード線自体の
抵抗を下げることができ、配線材料の変更や高度な加工
技術を用いることなく高集積化に適した半導体記憶装置
を得ることができる。
に本実施例によれば、ワード線２４ａ，２４ａ’，２４
ｂ，２４ｂ’のうち、素子分離領域２上に位置するワー
ド線２４ａ，２４ｂの配線幅を、不純物領域９ａ，６ａ
，６ｃ，９ｃ（９ｂ，６ｂ，６ｃ’，９ｂ）が形成され
ている活性領域に配置されるワード線４ａ，４ｂの配線
幅よりも大きくなるように形成したから、素子分離領域
２のワード線の抵抗が減少し、ひいてはワード線自体の
抵抗を下げることができ、配線材料の変更や高度な加工
技術を用いることなく高集積化に適した半導体記憶装置
を得ることができる。
【００１９】なお本実施例では素子分離領域上のワード
線を上から見て直方体形状のものとしたが、ワード線の
形状はこれに限られるものではなく、例えば台形状，半
円状，円状，楕円状，三角形状でもよく、またその材料
も多結晶シリコン膜，金属シリサイド膜，金属膜，Ｔｉ
Ｎ膜，あるいはこれらの膜を交互に重ねた複合膜等半導
体製造で用いられる導電層であれば何を使用してもかま
わない。
線を上から見て直方体形状のものとしたが、ワード線の
形状はこれに限られるものではなく、例えば台形状，半
円状，円状，楕円状，三角形状でもよく、またその材料
も多結晶シリコン膜，金属シリサイド膜，金属膜，Ｔｉ
Ｎ膜，あるいはこれらの膜を交互に重ねた複合膜等半導
体製造で用いられる導電層であれば何を使用してもかま
わない。
【００２０】また、上記実施例では、素子分離領域上の
ワード線が直線的に配置されたものを示したが、もちろ
ん何カ所かで屈曲された構造となていてもよい。
ワード線が直線的に配置されたものを示したが、もちろ
ん何カ所かで屈曲された構造となていてもよい。
【００２１】また、上記実施例では素子分離領域上のワ
ード線の幅を一定としたものを示したが、これは必ずし
も一定である必要はなく、要は素子分離領域上に位置す
る部分のワード線の配線幅が、素子分離領域で囲まれた
活性領域上に位置する部分のワード線の配線幅に比べ大
きくなるようにすればよく、素子分離領域上に位置する
部分のワード線の配線幅は必要に応じてさらに大きな幅
を有するものとしてもよく様々な変形が可能である。
ード線の幅を一定としたものを示したが、これは必ずし
も一定である必要はなく、要は素子分離領域上に位置す
る部分のワード線の配線幅が、素子分離領域で囲まれた
活性領域上に位置する部分のワード線の配線幅に比べ大
きくなるようにすればよく、素子分離領域上に位置する
部分のワード線の配線幅は必要に応じてさらに大きな幅
を有するものとしてもよく様々な変形が可能である。
【００２２】また上記実施例では、メモリセル構造とし
てスタックトキャパシタタイプを例として説明したが、
メモリセルの構造はこの発明の本質的意義とは関係なく
、例えばトレンチ形，プレーナ形等の他のタイプのメモ
リセル構造を有するものであってもよい。
てスタックトキャパシタタイプを例として説明したが、
メモリセルの構造はこの発明の本質的意義とは関係なく
、例えばトレンチ形，プレーナ形等の他のタイプのメモ
リセル構造を有するものであってもよい。
【００２３】さらに、上記実施例ではソース・ドレイン
活性領域がＬＤＤ構造であるものを例として説明したが
、活性領域の構造はこれに限られるものでないことは言
うまでもない。
活性領域がＬＤＤ構造であるものを例として説明したが
、活性領域の構造はこれに限られるものでないことは言
うまでもない。
【００２４】
【発明の効果】以上のように本発明に係る半導体記憶装
置によれば、素子分離領域上に跨がって位置する部分の
ワード線の配線幅を、素子分離領域に囲まれた活性領域
上に位置する部分の配線幅よりも大きくなるようにした
から、配線材料の変更や高度な加工技術を用いることな
く、ワード線の抵抗を低減することができ、その結果、
動作速度の速い半導体装置を得ることができるという効
果がある。また同じ抵抗でより長いワード線が得られこ
ととなり、高集積化に適した高集積度の半導体記憶装置
を得ることができるという効果がある。
置によれば、素子分離領域上に跨がって位置する部分の
ワード線の配線幅を、素子分離領域に囲まれた活性領域
上に位置する部分の配線幅よりも大きくなるようにした
から、配線材料の変更や高度な加工技術を用いることな
く、ワード線の抵抗を低減することができ、その結果、
動作速度の速い半導体装置を得ることができるという効
果がある。また同じ抵抗でより長いワード線が得られこ
ととなり、高集積化に適した高集積度の半導体記憶装置
を得ることができるという効果がある。
【図１】本発明の一実施例による半導体記憶装置のメモ
リセル部の平面図及び断面図である。
リセル部の平面図及び断面図である。
【図２】従来の半導体記憶装置のメモリセル部の平面図
及び断面図である。
及び断面図である。
【図３】一般的な半導体記憶装置（ＤＲＡＭ）の構成を
示すブロック構成図である。
示すブロック構成図である。
【図４】一般的な半導体記憶装置（ＤＲＡＭ）のメモリ
セル４ビット分の等価回路図である。
セル４ビット分の等価回路図である。
【図５】従来のスタックトタイプの半導体記憶装置のメ
モリセルの断面図である。
モリセルの断面図である。
【図６】本発明の他の実施例による半導体記憶装置のメ
モリセル部の平面図である。
モリセル部の平面図である。
１ 半導体基板
２ 素子分離領域
３ ゲート酸化膜
６，９ 不純物領域
８ 絶縁膜
１３ 下部電極
１４ 誘電膜
１５ 上部電極
１６ 絶縁膜
１７ 開口部
１８ ビット線
１９ アクセストランジスタ
２０ キャパシタ
２４ ゲート電極（ワード線）
Claims (1)
- 【請求項１】 ワード線とビット線との交点に配置さ
れた複数の１トランジスタ１キャパシタ型の単位メモリ
セルからなるメモリセルアレイを有する半導体記憶装置
において、上記単位メモリセル内の素子分離領域上に位
置するワード線の線幅が、素子分離領域に囲まれた活性
領域上に位置するワード線の線幅よりも大きいことを特
徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3059626A JPH04274362A (ja) | 1991-02-28 | 1991-02-28 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3059626A JPH04274362A (ja) | 1991-02-28 | 1991-02-28 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04274362A true JPH04274362A (ja) | 1992-09-30 |
Family
ID=13118636
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3059626A Pending JPH04274362A (ja) | 1991-02-28 | 1991-02-28 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04274362A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0600437A3 (en) * | 1992-11-30 | 1994-09-21 | Texas Instruments Inc | Gate defined transistor. |
| JP2007306016A (ja) * | 2007-06-19 | 2007-11-22 | Texas Instr Japan Ltd | 半導体装置の製造方法 |
| JP2008091927A (ja) * | 2006-10-02 | 2008-04-17 | Samsung Electronics Co Ltd | 微細線幅の導電性ラインを有する半導体素子及びその製造方法 |
-
1991
- 1991-02-28 JP JP3059626A patent/JPH04274362A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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