JPH04274614A - パルス回路 - Google Patents
パルス回路Info
- Publication number
- JPH04274614A JPH04274614A JP5948891A JP5948891A JPH04274614A JP H04274614 A JPH04274614 A JP H04274614A JP 5948891 A JP5948891 A JP 5948891A JP 5948891 A JP5948891 A JP 5948891A JP H04274614 A JPH04274614 A JP H04274614A
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- JP
- Japan
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- pulse
- delayed
- basic
- circuit
- input
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- Pending
Links
- 230000003111 delayed effect Effects 0.000 claims description 39
- 230000015572 biosynthetic process Effects 0.000 abstract description 4
- 238000003786 synthesis reaction Methods 0.000 abstract description 4
- 239000002131 composite material Substances 0.000 description 7
- 238000010586 diagram Methods 0.000 description 5
- 238000000034 method Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
Landscapes
- Pulse Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明はパルス回路に係り、特に
パルス幅を変更するパルス回路に関する。
パルス幅を変更するパルス回路に関する。
【０００２】
【従来の技術】従来のパルス回路は、入力される基本パ
ルスのパルス幅を加工して、パルス幅を広くする場合、
図３に示すように構成されている。
ルスのパルス幅を加工して、パルス幅を広くする場合、
図３に示すように構成されている。
【０００３】基本パルスＡを複数のインバータ１〜４の
直列回路に入力することによって基本パルスＡを遅延さ
せた遅延パルスＣを生成する。この遅延パルスＣと基本
パルスＡとを２入力論理積回路（以下、「論理積回路」
は「ＮＡＮＤ回路」と称する）５１に入力することによ
り、反転合成パルスＤを作る。この反転合成パルスＤを
インバータ６で反転することにより、基本パルスＡより
もパルス幅の広い最終出力パルスＥを作る。
直列回路に入力することによって基本パルスＡを遅延さ
せた遅延パルスＣを生成する。この遅延パルスＣと基本
パルスＡとを２入力論理積回路（以下、「論理積回路」
は「ＮＡＮＤ回路」と称する）５１に入力することによ
り、反転合成パルスＤを作る。この反転合成パルスＤを
インバータ６で反転することにより、基本パルスＡより
もパルス幅の広い最終出力パルスＥを作る。
【０００４】図３のパルス回路の動作を図４に示すタイ
ミングチャートを参照しながら詳細に説明する。
ミングチャートを参照しながら詳細に説明する。
【０００５】２入力ＮＡＮＤ回路５１に基本パルスＡと
遅延パルスＣとを入力することにより、基本パルスＡ及
び遅延パルスＣのうちいずれか１つが“Ｌ”（ローレベ
ル）であれば、２入力ＮＡＮＤ回路５１は“Ｈ”（ハイ
レベル）を出力する。このため、結果的には、２入力Ｎ
ＡＮＤ回路５１からは、基本パルスＡと遅延パルスＣと
の逆極性の反転合成パルスＤが出力される。次に、反転
合成パルスＤは、基本パルスＡとは逆極性であるため、
反転合成パルスＤをインバータ６により極性反転して、
基本パルスＡと同極性にして最終出力パルスＥとして出
力する。
遅延パルスＣとを入力することにより、基本パルスＡ及
び遅延パルスＣのうちいずれか１つが“Ｌ”（ローレベ
ル）であれば、２入力ＮＡＮＤ回路５１は“Ｈ”（ハイ
レベル）を出力する。このため、結果的には、２入力Ｎ
ＡＮＤ回路５１からは、基本パルスＡと遅延パルスＣと
の逆極性の反転合成パルスＤが出力される。次に、反転
合成パルスＤは、基本パルスＡとは逆極性であるため、
反転合成パルスＤをインバータ６により極性反転して、
基本パルスＡと同極性にして最終出力パルスＥとして出
力する。
【０００６】
【発明が解決しようとする課題】上述の従来のパルス回
路では、基本パルスＡと遅延パルスＣのみを２入力ＮＡ
ＮＤ回路により合成している。このため、図４のタイミ
ングチャートの場合のように基本パルスＡのパルス幅が
遅延パルスＣの遅延時間幅に比して広い場合は、基本パ
ルスＡと遅延パルスＣのパルス期間がオーバラップする
ために、正常な（後述する「こぶ」の発生のない）合成
パルスＥを出力することができる。ところが、図５の場
合のように、基本パルスＡのパルス幅が遅延パルスＣの
遅延時間幅に比して狭い場合、基本パルスＡと遅延パル
スＣのパルス期間がオーバラップせず両パルス期間の間
に隙間部分が生じ、この部分では、パルス合成時に２入
力ＮＡＮＤ回路５１の２入力とも“Ｌ”とならない。従
って、結果的にはその部分に図示のような「こぶ」が発
生した合成パルスＥを出力してしまうという問題点があ
った。
路では、基本パルスＡと遅延パルスＣのみを２入力ＮＡ
ＮＤ回路により合成している。このため、図４のタイミ
ングチャートの場合のように基本パルスＡのパルス幅が
遅延パルスＣの遅延時間幅に比して広い場合は、基本パ
ルスＡと遅延パルスＣのパルス期間がオーバラップする
ために、正常な（後述する「こぶ」の発生のない）合成
パルスＥを出力することができる。ところが、図５の場
合のように、基本パルスＡのパルス幅が遅延パルスＣの
遅延時間幅に比して狭い場合、基本パルスＡと遅延パル
スＣのパルス期間がオーバラップせず両パルス期間の間
に隙間部分が生じ、この部分では、パルス合成時に２入
力ＮＡＮＤ回路５１の２入力とも“Ｌ”とならない。従
って、結果的にはその部分に図示のような「こぶ」が発
生した合成パルスＥを出力してしまうという問題点があ
った。
【０００７】本発明はかかる問題点に鑑みてなされたも
のであって、基本パルスのパルス幅が狭い場合にも基本
パルスのパルス幅を広げた正常なパルスを出力すること
ができるパルス回路を提供することを目的とする。
のであって、基本パルスのパルス幅が狭い場合にも基本
パルスのパルス幅を広げた正常なパルスを出力すること
ができるパルス回路を提供することを目的とする。
【０００８】
【課題を解決するための手段】本発明に係るパルス回路
は、複数個のインバータと、これらの複数個のインバー
タの少なくとも一部により前記基本パルスが遅延された
第１の遅延パルス、前記複数個のインバータの一部によ
り前記基本パルスが遅延され前記基本パルスと前記第１
の遅延パルスとの中間のパルスタイミングを有する第２
の遅延パルス、及び前記基本パルスが入力される論理ゲ
ート回路とを具備し、前記基本パルスよりもパルス幅の
広いパルスを生成することを特徴とする。
は、複数個のインバータと、これらの複数個のインバー
タの少なくとも一部により前記基本パルスが遅延された
第１の遅延パルス、前記複数個のインバータの一部によ
り前記基本パルスが遅延され前記基本パルスと前記第１
の遅延パルスとの中間のパルスタイミングを有する第２
の遅延パルス、及び前記基本パルスが入力される論理ゲ
ート回路とを具備し、前記基本パルスよりもパルス幅の
広いパルスを生成することを特徴とする。
【０００９】
【作用】本発明のパルス回路においては、基本パルスと
遅延パルスが入力される３入力ＮＡＮＤ回路に、基本パ
ルスと遅延パルスとのパルス期間の隙間に他の遅延パル
スを入力することにより、「こぶ」の発生を防止する。
遅延パルスが入力される３入力ＮＡＮＤ回路に、基本パ
ルスと遅延パルスとのパルス期間の隙間に他の遅延パル
スを入力することにより、「こぶ」の発生を防止する。
【００１０】
【実施例】以下、添付の図面を参照して、本発明の実施
例について説明する。
例について説明する。
【００１１】図１は、本発明の一実施例に係るパルス回
路の構成を示す。
路の構成を示す。
【００１２】図１に示すパルス回路は、図３の構成にお
ける２入力ＮＡＮＤ回路５１に代えて３入力ＮＡＮＤ５
を用い、この３入力ＮＡＮＤ５に、基本パルスＡ及び最
終段のインバータ４の出力遅延パルスＣと共に、中間の
インバータ２の出力を入力する構成としている。
ける２入力ＮＡＮＤ回路５１に代えて３入力ＮＡＮＤ５
を用い、この３入力ＮＡＮＤ５に、基本パルスＡ及び最
終段のインバータ４の出力遅延パルスＣと共に、中間の
インバータ２の出力を入力する構成としている。
【００１３】このような構成において、３入力ＮＡＮＤ
回路５に、基本パルスＡとインバータ回路１〜４により
遅延された第１の遅延パルスＣに加えて、更に補正用と
して、遅延時間が第１の遅延パルスＣの場合の１／２で
同極性の第２の遅延パルスＢを入力する。このことによ
り、パルス合成時に、３入力ＮＡＮＤ回路５の入力の１
つには必ず“Ｌ”の電位が入力されるため３入力ＮＡＮ
Ｄ回路５の出力パルスＤには、「こぶ」の存在しないパ
ルスが出力される。パルスＤは、基本パルスＡとは逆極
性のパルスのため、インバータ６で同極性とした最終出
力パルスＥを作る。
回路５に、基本パルスＡとインバータ回路１〜４により
遅延された第１の遅延パルスＣに加えて、更に補正用と
して、遅延時間が第１の遅延パルスＣの場合の１／２で
同極性の第２の遅延パルスＢを入力する。このことによ
り、パルス合成時に、３入力ＮＡＮＤ回路５の入力の１
つには必ず“Ｌ”の電位が入力されるため３入力ＮＡＮ
Ｄ回路５の出力パルスＤには、「こぶ」の存在しないパ
ルスが出力される。パルスＤは、基本パルスＡとは逆極
性のパルスのため、インバータ６で同極性とした最終出
力パルスＥを作る。
【００１４】このようにして、基本パルスＡと第１の遅
延パルスＣとの中間にパルスタイミングを持つ同極性の
第２の遅延パルスＢも３入力ＮＡＮＤ回路５に入力する
ことにより、パルス合成時、３入力ＮＡＮＤ回路５の入
力の最低１個所には“Ｌ”の電位が入力されるため、基
本パルスＡのパルス幅が狭い場合にも出力パルスＥに「
こぶ」が発生することがなくなる。
延パルスＣとの中間にパルスタイミングを持つ同極性の
第２の遅延パルスＢも３入力ＮＡＮＤ回路５に入力する
ことにより、パルス合成時、３入力ＮＡＮＤ回路５の入
力の最低１個所には“Ｌ”の電位が入力されるため、基
本パルスＡのパルス幅が狭い場合にも出力パルスＥに「
こぶ」が発生することがなくなる。
【００１５】本発明は、上述の実施例に限定されず、例
えば、更に多数のインバータを縦続接続して基本パルス
を遅延してもよく、そのような場合に、複数の中間点よ
り第２の遅延パルスを取り出して多入力ＮＡＮＤ回路に
入力するようにしてもよい。その他本発明は、種々変形
して実施することができる。
えば、更に多数のインバータを縦続接続して基本パルス
を遅延してもよく、そのような場合に、複数の中間点よ
り第２の遅延パルスを取り出して多入力ＮＡＮＤ回路に
入力するようにしてもよい。その他本発明は、種々変形
して実施することができる。
【００１６】
【発明の効果】以上述べたように、本発明によれば、基
本パルスと遅延パルスが入力される３入力ＮＡＮＤ回路
に、基本パルスと遅延パルスとのパルス期間の隙間に他
の遅延パルスを入力することにより、基本パルスのパル
ス幅が狭い場合にも基本パルスのパルス幅を広げた正常
なパルスを出力することができるパルス回路を提供する
ことができる。
本パルスと遅延パルスが入力される３入力ＮＡＮＤ回路
に、基本パルスと遅延パルスとのパルス期間の隙間に他
の遅延パルスを入力することにより、基本パルスのパル
ス幅が狭い場合にも基本パルスのパルス幅を広げた正常
なパルスを出力することができるパルス回路を提供する
ことができる。
【図１】本発明の一実施例に係るパルス回路の構成を示
す回路図である。
す回路図である。
【図２】図１における各部のパルスタイミングを示す図
である。
である。
【図３】従来のパルス回路の一例の構成を示す回路図で
ある。
ある。
【図４】図３における各部のパルスタイミングを示す図
である。
である。
【図５】図３において問題のある場合の各部のパルスタ
イミングを示す図である。
イミングを示す図である。
１〜４；遅延用インバータ
５；ＮＡＮＤ回路
６；極性反転用インバータ
Claims (2)
- 【請求項１】 複数個のインバータと、これらの複数
個のインバータの少なくとも一部により基本パルスが遅
延された第１の遅延パルス、前記複数個のインバータの
一部により前記基本パルスが遅延され前記基本パルスと
前記第１の遅延パルスとの中間のパルスタイミングを有
する第２の遅延パルス、及び前記基本パルスが入力され
る論理ゲート回路とを具備し、前記基本パルスよりもパ
ルス幅の広いパルスを生成することを特徴とするパルス
回路。 - 【請求項２】 前記複数個のインバータは、縦続接続
されてその一端に基本パルスが入力され、その他端から
第１の遅延パルスを出力すると共にその中間の複数個所
から複数の第２の遅延パルスを夫々出力し、前記複数の
第２の遅延パルスを、前記基本パルス及び前記第１の遅
延パルスと共に前記論理ゲート回路に与えることを特徴
とする請求項１のパルス回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5948891A JPH04274614A (ja) | 1991-02-28 | 1991-02-28 | パルス回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5948891A JPH04274614A (ja) | 1991-02-28 | 1991-02-28 | パルス回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04274614A true JPH04274614A (ja) | 1992-09-30 |
Family
ID=13114738
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5948891A Pending JPH04274614A (ja) | 1991-02-28 | 1991-02-28 | パルス回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04274614A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58136129A (ja) * | 1982-02-08 | 1983-08-13 | Nippon Telegr & Teleph Corp <Ntt> | 波形変換回路 |
| JPS6014518A (ja) * | 1983-07-05 | 1985-01-25 | Nec Corp | パルス幅補正回路 |
-
1991
- 1991-02-28 JP JP5948891A patent/JPH04274614A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58136129A (ja) * | 1982-02-08 | 1983-08-13 | Nippon Telegr & Teleph Corp <Ntt> | 波形変換回路 |
| JPS6014518A (ja) * | 1983-07-05 | 1985-01-25 | Nec Corp | パルス幅補正回路 |
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