JPS6122820B2 - - Google Patents
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- Publication number
- JPS6122820B2 JPS6122820B2 JP10728780A JP10728780A JPS6122820B2 JP S6122820 B2 JPS6122820 B2 JP S6122820B2 JP 10728780 A JP10728780 A JP 10728780A JP 10728780 A JP10728780 A JP 10728780A JP S6122820 B2 JPS6122820 B2 JP S6122820B2
- Authority
- JP
- Japan
- Prior art keywords
- rom
- execution unit
- decoder
- integrated circuit
- instruction
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/22—Microcontrol or microprogram arrangements
- G06F9/226—Microinstruction function, e.g. input/output microinstruction; diagnostic microinstruction; microinstruction format
Landscapes
- Engineering & Computer Science (AREA)
- Software Systems (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
- Read Only Memory (AREA)
- Semiconductor Memories (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Description
【発明の詳細な説明】
本発明はデータ処理用の集積回路装置に関し、
特に、同一チツプ上にプログラム格納用読出し専
用メモリ（以後ROMと称す）とこのプログラム
を読み出して処理を実行する実行ユニツトを内蔵
する集積回路装置に関する。
特に、同一チツプ上にプログラム格納用読出し専
用メモリ（以後ROMと称す）とこのプログラム
を読み出して処理を実行する実行ユニツトを内蔵
する集積回路装置に関する。
内部にプログラム格納用ROMを有する集積回
路装置の動作確認試験（以後テストと云う）は、
ROMのコードチエツクテストと、ROMコードデ
コーダ部及び実行ユニツトの機能テストを分離し
て行なつている。これは、テスト処理の大部分を
占め、かつハードウエア構成において不変的な
ROMコードデコーダ部及び実行ユニツト部と、
ユーザの要求に基いて変動的な命令コードを含む
ROMパターンとを分離してテストすることによ
り多くのROMコード変更品種についてデコーダ
部と実行ユニツト部とは同じテストコードで試験
評価ができ、又ROMコードチエツクにおいては
そのパターンの一部を修正するだけで種々の機能
確認テストを実行できるからである。このためテ
スト処理が簡略化され、かつその速度も向上する
ことができる。尚、同一の集積回路チツプ上にプ
ログラム格納用ROMと実行ユニツト部及びデコ
ーダ部とを搭載することは、集積回路装置の外部
端子数（ピン数）制限を受けることなく一命令コ
ード（インストラクシヨン）当りの語長を大きく
とることができ、複雑な処理を１回の命令読み出
しで実行することができるので処理速度を高速化
することができる利点がある。かゝる集積回路装
置においては、プログラム格納用ROMと分離し
てデコーダ部及び実行ユニツト部をテストする際
は、外部端子を通してテスト用インストラクシヨ
ンコードをインストラクシヨンレジスタ設定し、
これをデコーダで解読して実行ユニツト部に対す
る制御信号（マイクロオーダ）を発生させ、この
制御の下で実行ユニツト部に処理を実行させてそ
の結果を確認していた。更にROMテストに関し
ては、格納されているインストラクシヨンコード
を順次外部に取り出してこれを検査することでコ
ードチエツクを行なう方法がとられていた。しか
しながら、ROM内の命令コードは一般にその語
長が長いため、多数の端子を用いて外部に読み出
さなければならなかつた。そのため、これら多く
の端子に対して命令コード読み出し用の回路や配
線を設けていたので、回路パターンや配線パター
ンが複雑化するという欠点があつた。
路装置の動作確認試験（以後テストと云う）は、
ROMのコードチエツクテストと、ROMコードデ
コーダ部及び実行ユニツトの機能テストを分離し
て行なつている。これは、テスト処理の大部分を
占め、かつハードウエア構成において不変的な
ROMコードデコーダ部及び実行ユニツト部と、
ユーザの要求に基いて変動的な命令コードを含む
ROMパターンとを分離してテストすることによ
り多くのROMコード変更品種についてデコーダ
部と実行ユニツト部とは同じテストコードで試験
評価ができ、又ROMコードチエツクにおいては
そのパターンの一部を修正するだけで種々の機能
確認テストを実行できるからである。このためテ
スト処理が簡略化され、かつその速度も向上する
ことができる。尚、同一の集積回路チツプ上にプ
ログラム格納用ROMと実行ユニツト部及びデコ
ーダ部とを搭載することは、集積回路装置の外部
端子数（ピン数）制限を受けることなく一命令コ
ード（インストラクシヨン）当りの語長を大きく
とることができ、複雑な処理を１回の命令読み出
しで実行することができるので処理速度を高速化
することができる利点がある。かゝる集積回路装
置においては、プログラム格納用ROMと分離し
てデコーダ部及び実行ユニツト部をテストする際
は、外部端子を通してテスト用インストラクシヨ
ンコードをインストラクシヨンレジスタ設定し、
これをデコーダで解読して実行ユニツト部に対す
る制御信号（マイクロオーダ）を発生させ、この
制御の下で実行ユニツト部に処理を実行させてそ
の結果を確認していた。更にROMテストに関し
ては、格納されているインストラクシヨンコード
を順次外部に取り出してこれを検査することでコ
ードチエツクを行なう方法がとられていた。しか
しながら、ROM内の命令コードは一般にその語
長が長いため、多数の端子を用いて外部に読み出
さなければならなかつた。そのため、これら多く
の端子に対して命令コード読み出し用の回路や配
線を設けていたので、回路パターンや配線パター
ンが複雑化するという欠点があつた。
本発明の目的は簡単な回路及び配線構造で
ROMの命令コードのチエツクが可能な集積回路
装置を提供することにある。更に、他の目的は効
率の良い機能試験を可能とする集積回路装置を提
供するものである。
ROMの命令コードのチエツクが可能な集積回路
装置を提供することにある。更に、他の目的は効
率の良い機能試験を可能とする集積回路装置を提
供するものである。
次に図面を参照して本発明の一実施例を説明す
る。
る。
第１図は従来例を説明するもので、同一チツプ
上に搭載されたプログラム格納用ROM１と、こ
のROMより出力される命令コードを解読してそ
の結果の制御信号をタイミング制御してマイクロ
オーダ群３を出力する命令デコーダ２と、これら
マイクロオーダ群３に基いて決められた処理を実
行する実行ユニツト部４とROM１のアドレス指
定を行なう順序制御系５更に外部端子７、集積回
路装置のテスト時及び処理動作時に夫々切換が行
なわれ端子７とデコーダ２及び端子とROM１と
の接続を制御するゲート回路６を含んでいる。こ
の集積回路装置は、通常の処理動作においては、
順序制御系５によつて決定されるアドレスの内容
に基いてプログラム格納用ROM１より出力され
る命令コードはデコーダ２によりデコードされ、
マイクロオーダ群３が発生する。これらマイクロ
オーダ群３により実行ユニツト４が制御され、所
定の処理が実行される。これらの一連の動作はア
ドレスを連続的に変化させることで、そのアドレ
スに対応したプログラムに従い連続して実行され
る。次にこの集積回路のテスト時には、プログラ
ム格納用ROM１とデコーダ２はゲート回路６に
より分離され、プログラム格納用ROM１の内容
はその語長分の外部端子群７より並列に読み出さ
れて外部でチエツクされ、同じく外部端子群７か
ら新たに命令コードをデコーダ２に入力して実行
ユニツト４を評価していた。従つて、テスト用と
して用いられる外部端子の数が多くなり、命令コ
ード入出力用の回路や配線が複雑化していた。こ
の点、第２図を参照すると、本発明の一実施例を
示す同図においては、ゲート回路１６をプログラ
ム格納ROM部１０とデコーダ及びエンコーダ１
２との間に挿入して命令コードではなくそれが解
読され、かつタイミング制御された後のマイクロ
オーダ群３を外部に読み出すようにしている。
上に搭載されたプログラム格納用ROM１と、こ
のROMより出力される命令コードを解読してそ
の結果の制御信号をタイミング制御してマイクロ
オーダ群３を出力する命令デコーダ２と、これら
マイクロオーダ群３に基いて決められた処理を実
行する実行ユニツト部４とROM１のアドレス指
定を行なう順序制御系５更に外部端子７、集積回
路装置のテスト時及び処理動作時に夫々切換が行
なわれ端子７とデコーダ２及び端子とROM１と
の接続を制御するゲート回路６を含んでいる。こ
の集積回路装置は、通常の処理動作においては、
順序制御系５によつて決定されるアドレスの内容
に基いてプログラム格納用ROM１より出力され
る命令コードはデコーダ２によりデコードされ、
マイクロオーダ群３が発生する。これらマイクロ
オーダ群３により実行ユニツト４が制御され、所
定の処理が実行される。これらの一連の動作はア
ドレスを連続的に変化させることで、そのアドレ
スに対応したプログラムに従い連続して実行され
る。次にこの集積回路のテスト時には、プログラ
ム格納用ROM１とデコーダ２はゲート回路６に
より分離され、プログラム格納用ROM１の内容
はその語長分の外部端子群７より並列に読み出さ
れて外部でチエツクされ、同じく外部端子群７か
ら新たに命令コードをデコーダ２に入力して実行
ユニツト４を評価していた。従つて、テスト用と
して用いられる外部端子の数が多くなり、命令コ
ード入出力用の回路や配線が複雑化していた。こ
の点、第２図を参照すると、本発明の一実施例を
示す同図においては、ゲート回路１６をプログラ
ム格納ROM部１０とデコーダ及びエンコーダ１
２との間に挿入して命令コードではなくそれが解
読され、かつタイミング制御された後のマイクロ
オーダ群３を外部に読み出すようにしている。
この結果、プログラム格納用ROM１０の命令
コードのチエツクとデコーダ及びエンコーダ１２
の機能チエツクとを同時に効果的にテストするこ
とができる。尚、命令コードは順序制御系１５か
らのアドレス指定により遂読み出され、デコーダ
及びエンコーダ１２において実行ユニツト１４を
制御する制御信号群がつくられ、かつ、これらが
タイミング制御されてマイクロオーダ群１３とし
順次出力されるので、このマイクロオーダ群１３
を外部に取り出すためには最低１ビツト分の端子
があればタイミング制御され異なつた時間に発生
されるマイクロオーダ群を全て評価することがで
きる。従つて、外部端子１７の使用本数が減少さ
れるのでその分の回路及び配線を簡略化すること
ができる。又、ゲート回路１６を切り換えてやれ
ば、同じ端子からマイクロオーダ形成の信号を直
列にあるいは少ないビツト数で実行ユニツト１４
に供給することができ、機能評価も極めて簡単に
なる。
コードのチエツクとデコーダ及びエンコーダ１２
の機能チエツクとを同時に効果的にテストするこ
とができる。尚、命令コードは順序制御系１５か
らのアドレス指定により遂読み出され、デコーダ
及びエンコーダ１２において実行ユニツト１４を
制御する制御信号群がつくられ、かつ、これらが
タイミング制御されてマイクロオーダ群１３とし
順次出力されるので、このマイクロオーダ群１３
を外部に取り出すためには最低１ビツト分の端子
があればタイミング制御され異なつた時間に発生
されるマイクロオーダ群を全て評価することがで
きる。従つて、外部端子１７の使用本数が減少さ
れるのでその分の回路及び配線を簡略化すること
ができる。又、ゲート回路１６を切り換えてやれ
ば、同じ端子からマイクロオーダ形成の信号を直
列にあるいは少ないビツト数で実行ユニツト１４
に供給することができ、機能評価も極めて簡単に
なる。
尚、ゲート回路１６の切換え制御は外部からの
手動スイツチの切り換えやプログラムによる装置
内部での切り換え処理等、どの様な切り換え手段
を用いてもよい。
手動スイツチの切り換えやプログラムによる装置
内部での切り換え処理等、どの様な切り換え手段
を用いてもよい。
第１図は従来の集積回路装置のブロツク構成図
で、第２図は本発明の一実施例を示すブロツク構
成図である。 １，１１……プログラム格納用ROM、２，１
２……命令デコーダ、３，１３……マイクロオー
ダ群、４，１４……実行ユニツト、５，１５……
ROMの順序制御系、６，１６……外部端子、
７，１７……ゲート回路。
で、第２図は本発明の一実施例を示すブロツク構
成図である。 １，１１……プログラム格納用ROM、２，１
２……命令デコーダ、３，１３……マイクロオー
ダ群、４，１４……実行ユニツト、５，１５……
ROMの順序制御系、６，１６……外部端子、
７，１７……ゲート回路。
Claims (1)
- １ プログラム格納用メモリに格納された命令コ
ードを解読してその命令コードに基づく処理を実
行する実行部に対する制御信号を外部端子に読み
出す手段と、前記制御信号を前記外部端子ら入力
して前記実行部に供給する手段とを同一チツプ上
に有することを特徴とする集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10728780A JPS5734257A (en) | 1980-08-05 | 1980-08-05 | Integrated circuit device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10728780A JPS5734257A (en) | 1980-08-05 | 1980-08-05 | Integrated circuit device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5734257A JPS5734257A (en) | 1982-02-24 |
| JPS6122820B2 true JPS6122820B2 (ja) | 1986-06-03 |
Family
ID=14455259
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10728780A Granted JPS5734257A (en) | 1980-08-05 | 1980-08-05 | Integrated circuit device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5734257A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58219829A (ja) * | 1982-06-15 | 1983-12-21 | Nec Corp | 情報処理装置 |
-
1980
- 1980-08-05 JP JP10728780A patent/JPS5734257A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5734257A (en) | 1982-02-24 |
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