JPH04276383A - ランダムアクセスメモリ - Google Patents
ランダムアクセスメモリInfo
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- JPH04276383A JPH04276383A JP3038285A JP3828591A JPH04276383A JP H04276383 A JPH04276383 A JP H04276383A JP 3038285 A JP3038285 A JP 3038285A JP 3828591 A JP3828591 A JP 3828591A JP H04276383 A JPH04276383 A JP H04276383A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は，ランダムアクセスメモ
リに関する。
リに関する。
【０００２】データ伝送などにおいて，データフォーマ
ットの変換などの処理を行うためにランダムアクセスメ
モリ（ＲＡＭ：Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏ
ｒｙ） を用いる場合，高速のシリアルデータの伝送速
度とＲＡＭのアクセスタイムとの調整を行う必要がある
。
ットの変換などの処理を行うためにランダムアクセスメ
モリ（ＲＡＭ：Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏ
ｒｙ） を用いる場合，高速のシリアルデータの伝送速
度とＲＡＭのアクセスタイムとの調整を行う必要がある
。
【０００３】
【従来の技術】従来，高速のシリアルデータの伝送速度
とＲＡＭのアクセスタイムとの調整は，次のようにして
行っていた。
とＲＡＭのアクセスタイムとの調整は，次のようにして
行っていた。
【０００４】（１）ＲＡＭへの書き込みは，伝送データ
をシリアル−パラレル変換して行う。
をシリアル−パラレル変換して行う。
【０００５】（２）ＲＡＭからの読み出しは，ＲＡＭの
出力であるパラレルデータをパラレル−シリアル変換し
て行う。
出力であるパラレルデータをパラレル−シリアル変換し
て行う。
【０００６】図４は，従来例を示す図である。
【０００７】同図において，３１はＲＡＭＬＳＩ，３２
はシリアル−パラレル変換用ＩＣ，３３はパラレル−シ
リアル変換用ＩＣ，３４はデータバスである。
はシリアル−パラレル変換用ＩＣ，３３はパラレル−シ
リアル変換用ＩＣ，３４はデータバスである。
【０００８】ＲＡＭＬＳＩ３１は，８ビットの入出力ポ
ート（Ｉ／Ｏ１〜Ｉ／Ｏ８）を持っている。記憶容量は
任意である。
ート（Ｉ／Ｏ１〜Ｉ／Ｏ８）を持っている。記憶容量は
任意である。
【０００９】シリアル−パラレル変換用ＩＣ３２は，入
力されたシリアルデータを８ビットのパラレルデータに
変換してデータバス３４へ出力する。
力されたシリアルデータを８ビットのパラレルデータに
変換してデータバス３４へ出力する。
【００１０】パラレル−シリアル変換用ＩＣ３３は，入
力された８ビットのパラレルデータをシリアルデータに
変換して出力する。
力された８ビットのパラレルデータをシリアルデータに
変換して出力する。
【００１１】データバス３４は，８ビットのデータ幅を
持っている。
持っている。
【００１２】以下，図４を用いて，従来採られていたシ
リアルデータのＲＡＭへのアクセス方法を説明する。
リアルデータのＲＡＭへのアクセス方法を説明する。
【００１３】（１）ＲＡＭへの書き込みシリアルデータ
は，シリアル−パラレル変換用ＩＣ３２のＳｉポートに
入力される。シリアル−パラレル変換用ＩＣ３２は，入
力されたシリアルデータを８ビットのパラレルデータに
変換する。そして，ＲＡＭＬＳＩ３１を書き込み状態に
するＷＥ（ライトイネーブル）信号と同期しているＯＥ
（アウトプットイネーブル）信号によって，８個の出力
ポート（ＱＡ，ＱＢ，ＱＣ，ＱＤ，ＱＥ，ＱＦ，ＱＧ，
ＱＨ）からデータバス３４へ出力する。データバス３４
に出力された８ビットのパラレルデータは，ＲＡＭＬＳ
Ｉ３１が持っている８個の入出力ポート（Ｉ／Ｏ１，Ｉ
／Ｏ２，Ｉ／Ｏ３，Ｉ／Ｏ４，Ｉ／Ｏ５，Ｉ／Ｏ６，Ｉ
／Ｏ７，Ｉ／Ｏ８）からＷＥ信号によってライト状態に
あるＲＡＭＬＳＩ３１に入力され，アドレス信号（Ａ０
〜ＡＸ）で指定された番地に記憶される。
は，シリアル−パラレル変換用ＩＣ３２のＳｉポートに
入力される。シリアル−パラレル変換用ＩＣ３２は，入
力されたシリアルデータを８ビットのパラレルデータに
変換する。そして，ＲＡＭＬＳＩ３１を書き込み状態に
するＷＥ（ライトイネーブル）信号と同期しているＯＥ
（アウトプットイネーブル）信号によって，８個の出力
ポート（ＱＡ，ＱＢ，ＱＣ，ＱＤ，ＱＥ，ＱＦ，ＱＧ，
ＱＨ）からデータバス３４へ出力する。データバス３４
に出力された８ビットのパラレルデータは，ＲＡＭＬＳ
Ｉ３１が持っている８個の入出力ポート（Ｉ／Ｏ１，Ｉ
／Ｏ２，Ｉ／Ｏ３，Ｉ／Ｏ４，Ｉ／Ｏ５，Ｉ／Ｏ６，Ｉ
／Ｏ７，Ｉ／Ｏ８）からＷＥ信号によってライト状態に
あるＲＡＭＬＳＩ３１に入力され，アドレス信号（Ａ０
〜ＡＸ）で指定された番地に記憶される。
【００１４】（２）ＲＡＭからの読み出しアドレス信号
（Ａ０〜ＡＸ）で読み出すべきデータが格納されている
ＲＡＭＬＳＩ３１の番地を指定する。ＲＡＭＬＳＩ３１
は，当該番地に格納されているデータを８個の入出力ポ
ート（Ｉ／Ｏ１，Ｉ／Ｏ２，Ｉ／Ｏ３，Ｉ／Ｏ４，Ｉ／
Ｏ５，Ｉ／Ｏ６，Ｉ／Ｏ７，Ｉ／Ｏ８）から８ビットの
パラレルデータとしてデータバス３４へ出力する。デー
タバス３４に出力された８ビットのパラレルデータは，
パラレル−シリアル変換用ＩＣ３３が持っている８個の
入力ポート（Ａ，Ｂ，Ｃ，Ｄ，Ｅ，Ｆ，Ｇ，Ｈ）からパ
ラレル−シリアル変換用ＩＣ３３に入力される。パラレ
ル−シリアル変換用ＩＣ３３は，入力された８ビットの
パラレルデータをシリアルデータに変換して，出力ポー
トＱＨから出力する。
（Ａ０〜ＡＸ）で読み出すべきデータが格納されている
ＲＡＭＬＳＩ３１の番地を指定する。ＲＡＭＬＳＩ３１
は，当該番地に格納されているデータを８個の入出力ポ
ート（Ｉ／Ｏ１，Ｉ／Ｏ２，Ｉ／Ｏ３，Ｉ／Ｏ４，Ｉ／
Ｏ５，Ｉ／Ｏ６，Ｉ／Ｏ７，Ｉ／Ｏ８）から８ビットの
パラレルデータとしてデータバス３４へ出力する。デー
タバス３４に出力された８ビットのパラレルデータは，
パラレル−シリアル変換用ＩＣ３３が持っている８個の
入力ポート（Ａ，Ｂ，Ｃ，Ｄ，Ｅ，Ｆ，Ｇ，Ｈ）からパ
ラレル−シリアル変換用ＩＣ３３に入力される。パラレ
ル−シリアル変換用ＩＣ３３は，入力された８ビットの
パラレルデータをシリアルデータに変換して，出力ポー
トＱＨから出力する。
【００１５】
【発明が解決しようとする課題】図４に示した従来例で
は，高速のシリアル伝送データが８ビットのＩ／Ｏポー
トを持つＲＡＭＬＳＩ３１をアクセスする場合，伝送デ
ータのシリアル−パラレル変換，ＲＡＭからの出力デー
タのパラレル−シリアル変換を行っているので，ＲＡＭ
ＬＳＩ３１とのアクセスは伝送速度の１／８の速度で行
わなければならない。すなわち，従来例には，データ伝
送の伝送速度が低下する，という問題があった。
は，高速のシリアル伝送データが８ビットのＩ／Ｏポー
トを持つＲＡＭＬＳＩ３１をアクセスする場合，伝送デ
ータのシリアル−パラレル変換，ＲＡＭからの出力デー
タのパラレル−シリアル変換を行っているので，ＲＡＭ
ＬＳＩ３１とのアクセスは伝送速度の１／８の速度で行
わなければならない。すなわち，従来例には，データ伝
送の伝送速度が低下する，という問題があった。
【００１６】さらに，ＲＡＭＬＳＩ３１の他に，シリア
ル−パラレル変換用ＩＣ３２およびパラレル−シリアル
変換用ＩＣ３３を必要とするので，配線基板に実装する
部品点数が増加し，実装密度が低下する，という問題も
あった。
ル−パラレル変換用ＩＣ３２およびパラレル−シリアル
変換用ＩＣ３３を必要とするので，配線基板に実装する
部品点数が増加し，実装密度が低下する，という問題も
あった。
【００１７】本発明は，これらの問題点を解決して，Ｒ
ＡＭチップにシリアルデータを直接入出力できるように
して，高速のシリアル伝送データに対してＲＡＭを介す
る処理を行ってもその伝送速度が低下しないようにする
と共に，配線基板に実装する部品点数を削減し，実装密
度を向上させることのできるランダムアクセスメモリを
提供することを目的とする。
ＡＭチップにシリアルデータを直接入出力できるように
して，高速のシリアル伝送データに対してＲＡＭを介す
る処理を行ってもその伝送速度が低下しないようにする
と共に，配線基板に実装する部品点数を削減し，実装密
度を向上させることのできるランダムアクセスメモリを
提供することを目的とする。
【００１８】
【課題を解決するための手段】上記の目的を達成するた
めに，本発明に係るランダムアクセスメモリは，１個の
半導体チップ内に，任意の番地にデータの書き込みがで
きると共に任意の番地のデータの読み出しができ，デー
タの入出力をパラレルに行うメモリセルアレイと，入力
されたシリアルデータをパラレルデータに変換して出力
するシリアル−パラレル変換部と，入力されたパラレル
データをシリアルデータに変換して出力するパラレル−
シリアル変換部と，シリアル−パラレル変換部の出力部
およびパラレル−シリアル変換部の入力部とメモリセル
アレイの入出力部とを結ぶパラレルデータバスと，シリ
アル−パラレル変換部の入力部とパラレル−シリアル変
換部の出力部とを結び，半導体チップの外部とシリアル
データの入出力を行うためのシリアルデータバスとが集
積化されているように構成する。
めに，本発明に係るランダムアクセスメモリは，１個の
半導体チップ内に，任意の番地にデータの書き込みがで
きると共に任意の番地のデータの読み出しができ，デー
タの入出力をパラレルに行うメモリセルアレイと，入力
されたシリアルデータをパラレルデータに変換して出力
するシリアル−パラレル変換部と，入力されたパラレル
データをシリアルデータに変換して出力するパラレル−
シリアル変換部と，シリアル−パラレル変換部の出力部
およびパラレル−シリアル変換部の入力部とメモリセル
アレイの入出力部とを結ぶパラレルデータバスと，シリ
アル−パラレル変換部の入力部とパラレル−シリアル変
換部の出力部とを結び，半導体チップの外部とシリアル
データの入出力を行うためのシリアルデータバスとが集
積化されているように構成する。
【００１９】図１は，本発明の原理ブロック図である。
【００２０】同図において，１はＲＡＭチップ，２はメ
モリセルアレイ，３はシリアル−パラレル変換部，４は
パラレル−シリアル変換部，５はパラレルデータバス，
６はシリアルデータバス，７はパラレルデータ入出力ポ
ート，８はシリアルデータ入出力ポートである。
モリセルアレイ，３はシリアル−パラレル変換部，４は
パラレル−シリアル変換部，５はパラレルデータバス，
６はシリアルデータバス，７はパラレルデータ入出力ポ
ート，８はシリアルデータ入出力ポートである。
【００２１】メモリセルアレイ２は，アドレス信号によ
って指定された任意の番地にデータの書き込みができる
と共に任意の番地のデータの読み出しができ，データの
入出力をパラレルに行う。
って指定された任意の番地にデータの書き込みができる
と共に任意の番地のデータの読み出しができ，データの
入出力をパラレルに行う。
【００２２】シリアル−パラレル変換部３は，入力され
たシリアルデータをパラレルデータに変換して出力する
。
たシリアルデータをパラレルデータに変換して出力する
。
【００２３】パラレル−シリアル変換部４は，入力され
たパラレルデータをシリアルデータに変換して出力する
。
たパラレルデータをシリアルデータに変換して出力する
。
【００２４】パラレルデータバス５は，シリアル−パラ
レル変換部３の出力部およびパラレル−シリアル変換部
４の入力部とメモリセルアレイ２の入出力部とを結び，
各部間におけるパラレルデータの転送を行う。
レル変換部３の出力部およびパラレル−シリアル変換部
４の入力部とメモリセルアレイ２の入出力部とを結び，
各部間におけるパラレルデータの転送を行う。
【００２５】シリアルデータバス６は，シリアル−パラ
レル変換部３の入力部とパラレル−シリアル変換部４の
出力部とを結び，ＲＡＭチップ１の外部とシリアルデー
タ入出力ポート８を介してシリアルデータの入出力を行
う。
レル変換部３の入力部とパラレル−シリアル変換部４の
出力部とを結び，ＲＡＭチップ１の外部とシリアルデー
タ入出力ポート８を介してシリアルデータの入出力を行
う。
【００２６】ＲＡＭチップ１は，メモリセルアレイ２，
シリアル−パラレル変換部３，パラレル−シリアル変換
部４，パラレルデータバス５，およびシリアルデータバ
ス６を１個の半導体チップ中に集積化したものである。
シリアル−パラレル変換部３，パラレル−シリアル変換
部４，パラレルデータバス５，およびシリアルデータバ
ス６を１個の半導体チップ中に集積化したものである。
【００２７】
【作用】図１を用いて，本発明の原理を説明する。
【００２８】本発明のＲＡＭチップ１は，シリアル−パ
ラレル変換部３およびパラレル−シリアル変換部４を内
蔵しているので，シリアルデータを直接入出力すること
ができる。その結果，高速シリアル伝送データに対して
，フォーマット変換などのＲＡＭを介する処理を行って
も伝送速度が低下しない。また，配線基板にはＲＡＭチ
ップ１を実装するだけでよく，従来例のようにシリアル
−パラレル変換用ＩＣやパラレル−シリアル変換用ＩＣ
を必要としないので，実装部品点数を削減することがで
き，実装密度が向上する。
ラレル変換部３およびパラレル−シリアル変換部４を内
蔵しているので，シリアルデータを直接入出力すること
ができる。その結果，高速シリアル伝送データに対して
，フォーマット変換などのＲＡＭを介する処理を行って
も伝送速度が低下しない。また，配線基板にはＲＡＭチ
ップ１を実装するだけでよく，従来例のようにシリアル
−パラレル変換用ＩＣやパラレル−シリアル変換用ＩＣ
を必要としないので，実装部品点数を削減することがで
き，実装密度が向上する。
【００２９】次に，本発明のＲＡＭチップ１のアクセス
方法を説明する。
方法を説明する。
【００３０】（１）シリアルデータの書き込みシリアル
データ入出力ポート８から入力されたシリアルデータは
，シリアルデータバス６を通ってシリアル−パラレル変
換部３へ入力される。シリアル−パラレル変換部３は，
入力されたシリアルデータをパラレルデータに変換し，
ＷＥ（ライトイネーブル）信号によってパラレルデータ
バス５へ出力する。パラレルデータバス５へ出力された
パラレルデータは，ＷＥ信号によって書き込み状態にあ
るメモリセルアレイ２に入力され，アドレス信号によっ
て指定された番地に書き込まれる。
データ入出力ポート８から入力されたシリアルデータは
，シリアルデータバス６を通ってシリアル−パラレル変
換部３へ入力される。シリアル−パラレル変換部３は，
入力されたシリアルデータをパラレルデータに変換し，
ＷＥ（ライトイネーブル）信号によってパラレルデータ
バス５へ出力する。パラレルデータバス５へ出力された
パラレルデータは，ＷＥ信号によって書き込み状態にあ
るメモリセルアレイ２に入力され，アドレス信号によっ
て指定された番地に書き込まれる。
【００３１】（２）シリアルデータの読み出しメモリセ
ルアレイ２は，アドレス信号によって指定された番地に
記憶しているデータを，ＯＥ（アウトプットイネーブル
）信号によってパラレルデータバス５へ出力する。パラ
レルデータバス５へ出力されたパラレルデータは，パラ
レル−シリアル変換部４へ入力される。パラレル−シリ
アル変換部４は，入力されたパラレルデータをシリアル
データに変換し，リードストローブ信号によって，シリ
アルデータバス６へ出力する。シリアルデータバス６へ
出力されたシリアルデータは，シリアルデータ入出力ポ
ート８からＲＡＭチップ１の外部に取り出される。
ルアレイ２は，アドレス信号によって指定された番地に
記憶しているデータを，ＯＥ（アウトプットイネーブル
）信号によってパラレルデータバス５へ出力する。パラ
レルデータバス５へ出力されたパラレルデータは，パラ
レル−シリアル変換部４へ入力される。パラレル−シリ
アル変換部４は，入力されたパラレルデータをシリアル
データに変換し，リードストローブ信号によって，シリ
アルデータバス６へ出力する。シリアルデータバス６へ
出力されたシリアルデータは，シリアルデータ入出力ポ
ート８からＲＡＭチップ１の外部に取り出される。
【００３２】
【実施例】図２は，本発明の一実施例を示す図であり，
図１に示すＲＡＭチップ１を通常の半導体製造技術によ
り作製し，パッケージングしたものを示している。
図１に示すＲＡＭチップ１を通常の半導体製造技術によ
り作製し，パッケージングしたものを示している。
【００３３】以下，図２に示す本発明に係るＲＡＭの各
端子を説明する。
端子を説明する。
【００３４】Ａ０，Ａ１，Ａ２，Ａ３，Ａ４，Ａ５，Ａ
６，Ａ７，Ａ８，Ａ９，およびＡ１０は，アドレス入力
端子である。Ｉ／Ｏ１，Ｉ／Ｏ２，Ｉ／Ｏ３，Ｉ／Ｏ４
，Ｉ／Ｏ５，Ｉ／Ｏ６，Ｉ／Ｏ７，およびＩ／Ｏ８は，
８ビット並列のパラレルデータ入出力端子である。 Ｓｉｏは，シリアルデータ入出力端子である。ＣＳはチ
ップセレクト信号端子，ＷＥはライトイネーブル信号端
子，ＯＥはアウトプットイネーブル信号端子，ＤＣＮＴ
はデータコントロール信号端子，ＲＳＴＢはリードスト
ローブ信号端子である。これらの他に電源端子などが必
要であるが，本発明に係るＲＡＭの動作の説明に直接関
係しない端子は，省略してある。
６，Ａ７，Ａ８，Ａ９，およびＡ１０は，アドレス入力
端子である。Ｉ／Ｏ１，Ｉ／Ｏ２，Ｉ／Ｏ３，Ｉ／Ｏ４
，Ｉ／Ｏ５，Ｉ／Ｏ６，Ｉ／Ｏ７，およびＩ／Ｏ８は，
８ビット並列のパラレルデータ入出力端子である。 Ｓｉｏは，シリアルデータ入出力端子である。ＣＳはチ
ップセレクト信号端子，ＷＥはライトイネーブル信号端
子，ＯＥはアウトプットイネーブル信号端子，ＤＣＮＴ
はデータコントロール信号端子，ＲＳＴＢはリードスト
ローブ信号端子である。これらの他に電源端子などが必
要であるが，本発明に係るＲＡＭの動作の説明に直接関
係しない端子は，省略してある。
【００３５】次に，図３に示すタイミングチャートの例
を用いて，本発明に係るＲＡＭの動作を説明する。
を用いて，本発明に係るＲＡＭの動作を説明する。
【００３６】（１）ライトサイクル
アドレスＡ０〜Ａ１０の長さは，ＷＥ（ライトイネーブ
ル）信号の立ち上がりで変化する。ＷＥ信号の始めの立
ち上がり時ｔ０ からＤＣＮＴ（データコントロール）
信号のパルス８個分だけシリアルデータ入出力端子Ｓｉ
ｏから，シリアルデータ“０１，０２，０３，０４，０
５，０６，０７，０８”が入力される。入力されたシリ
アルデータは，ＷＥ信号の次の立ち上がり時ｔ１ にア
ドレス“０”へ書き込まれる。同時に，次のシリアルデ
ータ“１１，１２，１３，１４，１５，１６，１７，１
８”が入力される。このシリアルデータは，ＷＥ信号の
その次の立ち上がり時ｔ２ にアドレス“１”へ書き込
まれる。以降，同じ動作が繰り返される。
ル）信号の立ち上がりで変化する。ＷＥ信号の始めの立
ち上がり時ｔ０ からＤＣＮＴ（データコントロール）
信号のパルス８個分だけシリアルデータ入出力端子Ｓｉ
ｏから，シリアルデータ“０１，０２，０３，０４，０
５，０６，０７，０８”が入力される。入力されたシリ
アルデータは，ＷＥ信号の次の立ち上がり時ｔ１ にア
ドレス“０”へ書き込まれる。同時に，次のシリアルデ
ータ“１１，１２，１３，１４，１５，１６，１７，１
８”が入力される。このシリアルデータは，ＷＥ信号の
その次の立ち上がり時ｔ２ にアドレス“１”へ書き込
まれる。以降，同じ動作が繰り返される。
【００３７】（２）リードサイクル
アドレスＡ０〜Ａ１０の長さは，ＲＳＴＢ（リードスト
ローブ）信号の立ち上がりで変化する。ＲＳＴＢ信号の
始めの立ち上がり時ｔ０ からパラレルデータ入出力端
子Ｉ／Ｏ１，Ｉ／Ｏ２，Ｉ／Ｏ３，Ｉ／Ｏ４，Ｉ／Ｏ５
，Ｉ／Ｏ６，Ｉ／Ｏ７，およびＩ／Ｏ８へ，アドレス“
０”のパラレルデータ“０１”，“０２”，“０３”，
“０４”，“０５”，“０６”，“０７”，“０８”が
出力される。ＲＳＴＢ信号の次の立ち上がり時ｔ１ か
ら，ＤＣＮＴ信号のパルス８個分だけシリアルデータ入
出力端子Ｓｉｏへ，シリアルデータ“０１，０２，０３
，０４，０５，０６，０７，０８”が出力される。 同時に，パラレルデータ入出力端子Ｉ／Ｏ１〜Ｉ／Ｏ８
へ，アドレス“１”のパラレルデータ“１１”〜“１８
”が出力される。ＲＳＴＢ信号のその次の立ち上がり時
ｔ２から，ＤＣＮＴ信号のパルス８個分だけシリアルデ
ータ入出力端子Ｓｉｏへ，シリアルデータ“１１，１２
，１３，１４，１５，１６，１７，１８”が出力される
。以降，同じ動作が繰り返される。
ローブ）信号の立ち上がりで変化する。ＲＳＴＢ信号の
始めの立ち上がり時ｔ０ からパラレルデータ入出力端
子Ｉ／Ｏ１，Ｉ／Ｏ２，Ｉ／Ｏ３，Ｉ／Ｏ４，Ｉ／Ｏ５
，Ｉ／Ｏ６，Ｉ／Ｏ７，およびＩ／Ｏ８へ，アドレス“
０”のパラレルデータ“０１”，“０２”，“０３”，
“０４”，“０５”，“０６”，“０７”，“０８”が
出力される。ＲＳＴＢ信号の次の立ち上がり時ｔ１ か
ら，ＤＣＮＴ信号のパルス８個分だけシリアルデータ入
出力端子Ｓｉｏへ，シリアルデータ“０１，０２，０３
，０４，０５，０６，０７，０８”が出力される。 同時に，パラレルデータ入出力端子Ｉ／Ｏ１〜Ｉ／Ｏ８
へ，アドレス“１”のパラレルデータ“１１”〜“１８
”が出力される。ＲＳＴＢ信号のその次の立ち上がり時
ｔ２から，ＤＣＮＴ信号のパルス８個分だけシリアルデ
ータ入出力端子Ｓｉｏへ，シリアルデータ“１１，１２
，１３，１４，１５，１６，１７，１８”が出力される
。以降，同じ動作が繰り返される。
【００３８】
【発明の効果】本発明によれば，ＲＡＭチップが，シリ
アル−パラレル機能およびパラレル−シリアル変換機能
を内蔵しているので，シリアルデータを直接ＲＡＭのデ
ータとして入出力することができる。その結果，高速シ
リアル伝送データに対して，フォーマット変換などのＲ
ＡＭを介する処理を行っても伝送速度が低下しない。ま
た，配線基板にはＲＡＭチップを実装するだけでよく，
従来のようにシリアル−パラレル変換用ＩＣやパラレル
−シリアル変換用ＩＣを必要としないので，実装部品点
数を削減することができ，実装密度が向上する。
アル−パラレル機能およびパラレル−シリアル変換機能
を内蔵しているので，シリアルデータを直接ＲＡＭのデ
ータとして入出力することができる。その結果，高速シ
リアル伝送データに対して，フォーマット変換などのＲ
ＡＭを介する処理を行っても伝送速度が低下しない。ま
た，配線基板にはＲＡＭチップを実装するだけでよく，
従来のようにシリアル−パラレル変換用ＩＣやパラレル
−シリアル変換用ＩＣを必要としないので，実装部品点
数を削減することができ，実装密度が向上する。
【図１】本発明の原理ブロック図である。
【図２】本発明の一実施例を示す図である。
【図３】タイミングチャートの例を示す図である。
【図４】従来例を示す図である。
１ ＲＡＭチップ
２ メモリセルアレイ
３ シリアル−パラレル変換部
４ パラレル−シリアル変換部
５ パラレルデータバス
６ シリアルデータバス
７ パラレルデータＩ／Ｏ
８ シリアルデータＩ／Ｏ
Claims (1)
- 【請求項１】 １個の半導体チップ内に，任意の番地
にデータの書き込みができると共に任意の番地のデータ
の読み出しができ，データの入出力をパラレルに行うメ
モリセルアレイ（２）と，入力されたシリアルデータを
パラレルデータに変換して出力するシリアル−パラレル
変換部（３）と，入力されたパラレルデータをシリアル
データに変換して出力するパラレル−シリアル変換部（
４）と，シリアル−パラレル変換部（３）の出力部およ
びパラレル−シリアル変換部（４）の入力部とメモリセ
ルアレイ（２）の入出力部とを結ぶパラレルデータバス
（５）と，シリアル−パラレル変換部（３）の入力部と
パラレル−シリアル変換部（４）の出力部とを結び，半
導体チップの外部とシリアルデータの入出力を行うシリ
アルデータバス（６）とが集積化されていることを特徴
とする半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3038285A JPH04276383A (ja) | 1991-03-05 | 1991-03-05 | ランダムアクセスメモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3038285A JPH04276383A (ja) | 1991-03-05 | 1991-03-05 | ランダムアクセスメモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04276383A true JPH04276383A (ja) | 1992-10-01 |
Family
ID=12521039
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3038285A Withdrawn JPH04276383A (ja) | 1991-03-05 | 1991-03-05 | ランダムアクセスメモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04276383A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006127653A (ja) * | 2004-10-29 | 2006-05-18 | Sanyo Electric Co Ltd | メモリ素子 |
| JP2020205134A (ja) * | 2019-06-19 | 2020-12-24 | 合肥晶合集成電路有限公司 | Ｓｒａｍ、半導体集積回路及びｌｃｄドライバ |
-
1991
- 1991-03-05 JP JP3038285A patent/JPH04276383A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006127653A (ja) * | 2004-10-29 | 2006-05-18 | Sanyo Electric Co Ltd | メモリ素子 |
| JP2020205134A (ja) * | 2019-06-19 | 2020-12-24 | 合肥晶合集成電路有限公司 | Ｓｒａｍ、半導体集積回路及びｌｃｄドライバ |
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