JPS5984548A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS5984548A JPS5984548A JP19458082A JP19458082A JPS5984548A JP S5984548 A JPS5984548 A JP S5984548A JP 19458082 A JP19458082 A JP 19458082A JP 19458082 A JP19458082 A JP 19458082A JP S5984548 A JPS5984548 A JP S5984548A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は高密度導電配線およびデバイス構造を有する半
導体装置およびその製造方法に関するものである。
導体装置およびその製造方法に関するものである。
（従来技術）
従来、半導体集積回路において、配線間隔およびスルー
ホールの開孔はホトリソグラフイユ程における微細パタ
ーン精度および各層のマスク合せ余裕度によシ定められ
、この種の装置の高密度化及び高集積化の妨げ、となっ
ていた。
ホールの開孔はホトリソグラフイユ程における微細パタ
ーン精度および各層のマスク合せ余裕度によシ定められ
、この種の装置の高密度化及び高集積化の妨げ、となっ
ていた。
（発明の目的）
本発明はこれらの欠点を解決するため、新しい基本原理
によシ段差のある一表面に導電拐料もしくは絶縁膜を形
成し、段差部で自己整合的に配線間の分離もしくはスル
ーホールの開孔を行ない、高密度な半導体装置を得るこ
とを目的とするものである。
によシ段差のある一表面に導電拐料もしくは絶縁膜を形
成し、段差部で自己整合的に配線間の分離もしくはスル
ーホールの開孔を行ない、高密度な半導体装置を得るこ
とを目的とするものである。
（発明の構成）
前記の目的を達成するため、本発明は半導体基板表面上
に垂直段差を有し、該段差の側壁部の導電材料もしくは
絶縁材料が菱形状に除去されて段差部で分離がなされて
いることを％徴とする半導体装置を発明の要旨とするも
のである。さらに本発明は段差を有する表面にｗａＲプ
ラズマ堆積装置、マグネトロンスパッタ装置もしくはイ
オンビーム堆積装ｆ等の薄膜堆積に方向性のある装置を
用いて絶縁膜もしくは導電膜を堆積し、該段差の側壁部
に菱形状に堆積した該絶縁膜もしくは該導電膜の脆弱膜
にエツチングもしくは酸化処理等を施し、該段差に対し
て自己整合的に該絶縁膜もしくは該導電ｊ倶を分離する
ことを特徴とする半導体装置の製造方γ人を発明の要旨
とするものである。
に垂直段差を有し、該段差の側壁部の導電材料もしくは
絶縁材料が菱形状に除去されて段差部で分離がなされて
いることを％徴とする半導体装置を発明の要旨とするも
のである。さらに本発明は段差を有する表面にｗａＲプ
ラズマ堆積装置、マグネトロンスパッタ装置もしくはイ
オンビーム堆積装ｆ等の薄膜堆積に方向性のある装置を
用いて絶縁膜もしくは導電膜を堆積し、該段差の側壁部
に菱形状に堆積した該絶縁膜もしくは該導電膜の脆弱膜
にエツチングもしくは酸化処理等を施し、該段差に対し
て自己整合的に該絶縁膜もしくは該導電ｊ倶を分離する
ことを特徴とする半導体装置の製造方γ人を発明の要旨
とするものである。
次に本発明の実施例を添附図面について説明する。なお
実施例は一つの例示であって、本発明のＡＩｉ神を逸脱
しない範囲内で、種々の変更あるいは改良を行いうろこ
とは云うまでもない。
実施例は一つの例示であって、本発明のＡＩｉ神を逸脱
しない範囲内で、種々の変更あるいは改良を行いうろこ
とは云うまでもない。
第１図は本発明の基本原理を示す構造断面図である。図
において１は表面に段差を有する半導体基板、２は密な
膜質を有する堆積膜、２′は脆弱な膜質を有する堆積膜
であシ、１と同一材料からなる。第１図〔勾に示すよう
に、あらかじめ深さ１．０μｍの段差を有するシリコン
半導体基板１に膜堆積に方向性を有する堆積法（たとえ
ばＥＯＲ型プラズマ堆積法、マグネトロンスパッタ汰、
イオンビーム堆積紙等）によシ、膜の厚さ１μｍの導電
材料（たとえばＳｉ 、 Ｍｏ 、 ＭｏＳｉ等）もし
くは絶縁膜（たとえばＳｉ、Ｎ４． Ｓｉｎ、等）を堆
積する。基板ｌの平坦部ｂ［は密な膜２が堆積し、段差
側壁部ａには脆弱膜２′が堆積される。特に、ＦＯＲ型
プラズマ堆積堆積法板温度１００°Ｃ以下の低温で基板
表面の垂直方向に方向性をもたせて５ｉｎ２． Ｓｉ、
Ｎ、ｌ、 Ｓｉ 。
において１は表面に段差を有する半導体基板、２は密な
膜質を有する堆積膜、２′は脆弱な膜質を有する堆積膜
であシ、１と同一材料からなる。第１図〔勾に示すよう
に、あらかじめ深さ１．０μｍの段差を有するシリコン
半導体基板１に膜堆積に方向性を有する堆積法（たとえ
ばＥＯＲ型プラズマ堆積法、マグネトロンスパッタ汰、
イオンビーム堆積紙等）によシ、膜の厚さ１μｍの導電
材料（たとえばＳｉ 、 Ｍｏ 、 ＭｏＳｉ等）もし
くは絶縁膜（たとえばＳｉ、Ｎ４． Ｓｉｎ、等）を堆
積する。基板ｌの平坦部ｂ［は密な膜２が堆積し、段差
側壁部ａには脆弱膜２′が堆積される。特に、ＦＯＲ型
プラズマ堆積堆積法板温度１００°Ｃ以下の低温で基板
表面の垂直方向に方向性をもたせて５ｉｎ２． Ｓｉ、
Ｎ、ｌ、 Ｓｉ 。
Ｍｏ 、 ＭｏＳｉ等の膜を堆積することができる。こ
のときの真空度は１０ 〜１０ ＴＯｒｒである。こ
の方法によれば、段差側壁ａの堆積膜厚は平坦面すの約
”／４程度にな夛、側壁部ａＫは脆弱な″堆積膜２′が
形成される。この脆弱な堆積膜はスライトエツヂングに
よシ容易にエツチングされる。（側壁部ａに堆積した脆
弱膜ダのエツチング速度は平坦面すに堆積した密な膜２
のエツチング速度の１００倍以上になる。従って３％Ｈ
Ｆ液で数秒でエツチングされる。）また、平坦面に堆積
したＳ１０．膜、８１膜、Ｓｉ３Ｎ４膜等の膜質はとも
にそれぞれ熱酸化膜、ＣＶＺＤ 膜と同程度の膜質およ
びシリコンとの界面特性を得ることができる。さらに、
これらの膜は、５ｉｘＯｙ、 Ｓｉｘ′Ｎ； というよ
うな組成の異なる膜を容易に得ることができ、基板との
熱応力差を考慮し、組成を選択することができる。この
ため、後のプロセス工程で高温熱処理があっても応力の
少ない祠料の選択が可能である。
のときの真空度は１０ 〜１０ ＴＯｒｒである。こ
の方法によれば、段差側壁ａの堆積膜厚は平坦面すの約
”／４程度にな夛、側壁部ａＫは脆弱な″堆積膜２′が
形成される。この脆弱な堆積膜はスライトエツヂングに
よシ容易にエツチングされる。（側壁部ａに堆積した脆
弱膜ダのエツチング速度は平坦面すに堆積した密な膜２
のエツチング速度の１００倍以上になる。従って３％Ｈ
Ｆ液で数秒でエツチングされる。）また、平坦面に堆積
したＳ１０．膜、８１膜、Ｓｉ３Ｎ４膜等の膜質はとも
にそれぞれ熱酸化膜、ＣＶＺＤ 膜と同程度の膜質およ
びシリコンとの界面特性を得ることができる。さらに、
これらの膜は、５ｉｘＯｙ、 Ｓｉｘ′Ｎ； というよ
うな組成の異なる膜を容易に得ることができ、基板との
熱応力差を考慮し、組成を選択することができる。この
ため、後のプロセス工程で高温熱処理があっても応力の
少ない祠料の選択が可能である。
本発明の基本原理は第１図（Ａ）に示した、段差側壁部
ａで自己整合的に堆積膜２を分離することにある。第１
図（Ｂ）は段差側壁部ａに堆積した脆弱膜２′をエツチ
ングにより除去し、段差側壁部ａにそって溝Ｃを形成す
ることによシ本発明を実現したものであ７〜４．ｃの溝
Ｃすなわち堆積膜とシリコン基板の段差側壁となす角θ
は約３０度走なる。この角度は堆積時、平坦面と側壁部
に形成される膜厚比によシ決まる。また、第１図（０）
は脆弱な堆積膜２′を他の物質３に変化させることによ
シ本発明を実現したものである。この場合堆積膜２はシ
リコン、金属シリサイド等その酸化物、窒化物等が品質
上安定であることが望ましい。また堆積膜２が導電性の
場合はその化合物３は絶縁族に変化することが望ましい
。本実施例ではシリコンを堆積し、９００°Ｃウェット
０□雰囲気中で３０分の酸化処理を施した。このとき、
脆弱膜のみが酸化され、平坦面に堆積した膜はほとんど
酸化されない。
ａで自己整合的に堆積膜２を分離することにある。第１
図（Ｂ）は段差側壁部ａに堆積した脆弱膜２′をエツチ
ングにより除去し、段差側壁部ａにそって溝Ｃを形成す
ることによシ本発明を実現したものであ７〜４．ｃの溝
Ｃすなわち堆積膜とシリコン基板の段差側壁となす角θ
は約３０度走なる。この角度は堆積時、平坦面と側壁部
に形成される膜厚比によシ決まる。また、第１図（０）
は脆弱な堆積膜２′を他の物質３に変化させることによ
シ本発明を実現したものである。この場合堆積膜２はシ
リコン、金属シリサイド等その酸化物、窒化物等が品質
上安定であることが望ましい。また堆積膜２が導電性の
場合はその化合物３は絶縁族に変化することが望ましい
。本実施例ではシリコンを堆積し、９００°Ｃウェット
０□雰囲気中で３０分の酸化処理を施した。このとき、
脆弱膜のみが酸化され、平坦面に堆積した膜はほとんど
酸化されない。
Ｍ２図は本発明の実施例を示す。図においてｌはシリコ
ン半導体基板、２０１ 、２０２ 、２０３は密な良質
を有する堆積族（シリコン）、２′は脆弱な膜質を有す
る堆積膜（シリコン）、５は導電材料（シリコンもしく
は金属）、７は絶縁材料（Ｓ１０２）である。本実施例
においては段差の形成はシリコン半導体基板１と異なる
材料、すなわち多結晶シリコン５とシリコン酸化膜７か
ら形成されている。
ン半導体基板、２０１ 、２０２ 、２０３は密な良質
を有する堆積族（シリコン）、２′は脆弱な膜質を有す
る堆積膜（シリコン）、５は導電材料（シリコンもしく
は金属）、７は絶縁材料（Ｓ１０２）である。本実施例
においては段差の形成はシリコン半導体基板１と異なる
材料、すなわち多結晶シリコン５とシリコン酸化膜７か
ら形成されている。
それぞれの膜厚は４５００ Ａ 、 １０００ Ａであ
る。段差の形成方法以外は第１図と同様な方法で得るこ
とができる。本構造によれば導電体である多結晶シリコ
ン５と絶縁材料であるシリコン酸化膜７によシ構成され
る段差厚さ約４５０ＯＡに対し、自己整合的にシリコン
パターン２０１ 、２０２ 、２０３ カ形成できる。
る。段差の形成方法以外は第１図と同様な方法で得るこ
とができる。本構造によれば導電体である多結晶シリコ
ン５と絶縁材料であるシリコン酸化膜７によシ構成され
る段差厚さ約４５０ＯＡに対し、自己整合的にシリコン
パターン２０１ 、２０２ 、２０３ カ形成できる。
このことはシリコン５に非常に接近し、同一平面上でシ
リコン２０１ 、２０３が形成でき、さらにシリコン５
と同一のパターンとなるシリコン２０２も形成できる。
リコン２０１ 、２０３が形成でき、さらにシリコン５
と同一のパターンとなるシリコン２０２も形成できる。
したがって導体５に接近させて、他の導体２０１ 、２
０３が形成でき、その間隔を０．３μｍ以下にすること
ができるので、配線密度を効率よくあげることができる
。
０３が形成でき、その間隔を０．３μｍ以下にすること
ができるので、配線密度を効率よくあげることができる
。
第３図は本発明の他の実施例であって、本発明原理をＭ
Ｏ８集積回路に適用した場合をプロセス工程を説明する
ための図である。ＭｒＪ３図（Ａ）はＭＯ８集積回路の
製造工程でゲート多結晶シリコンの加工が終了した構造
断面図である。図において１１はｐ形シリコン基板、９
はフィールド酸化膜（膜厚１μＩｎ ）、４ｔまゲート
酸化膜（膜厚５ｏｏｎ）、５′はゲート多結晶シリコン
（膜厚２０００λ）を示す。ここまでの工程は通常のＭ
Ｏ８集積回路の公知方法で製造できている。つぎに、第
３図（Ｂ）に示すようにＥＯＲ型プラズマ堆積方法によ
、！１ｌｌｎ形不純物（ｐ）を含む、シリコン堆積膜２
０１ 、２０２ 、２０３ 、２を厚さ２０００λに堆
積する。形成条件はマイクロ波電力１５０Ｗ、真空度５
Ｘ １０−’ＴＯｒｒ 、 ５ｉｎ４流量２０ＣＯ／
ｉで、この場合、第１図（Ａ）で示したように段差の側
壁部には脆弱な膜質を有するシリコン堆積膜２′が堆積
される。このときの堆積速度は３６０ Ａ／ｖｉａであ
る。つぎにウェットｏｚｌ囲気中９００°Ｃ２３０程度
度の熱処理を行なうと、段差側壁部のシリコン２は容易
に酸化され、シリコンの堆積膜２０１ 、２０２ 。
Ｏ８集積回路に適用した場合をプロセス工程を説明する
ための図である。ＭｒＪ３図（Ａ）はＭＯ８集積回路の
製造工程でゲート多結晶シリコンの加工が終了した構造
断面図である。図において１１はｐ形シリコン基板、９
はフィールド酸化膜（膜厚１μＩｎ ）、４ｔまゲート
酸化膜（膜厚５ｏｏｎ）、５′はゲート多結晶シリコン
（膜厚２０００λ）を示す。ここまでの工程は通常のＭ
Ｏ８集積回路の公知方法で製造できている。つぎに、第
３図（Ｂ）に示すようにＥＯＲ型プラズマ堆積方法によ
、！１ｌｌｎ形不純物（ｐ）を含む、シリコン堆積膜２
０１ 、２０２ 、２０３ 、２を厚さ２０００λに堆
積する。形成条件はマイクロ波電力１５０Ｗ、真空度５
Ｘ １０−’ＴＯｒｒ 、 ５ｉｎ４流量２０ＣＯ／
ｉで、この場合、第１図（Ａ）で示したように段差の側
壁部には脆弱な膜質を有するシリコン堆積膜２′が堆積
される。このときの堆積速度は３６０ Ａ／ｖｉａであ
る。つぎにウェットｏｚｌ囲気中９００°Ｃ２３０程度
度の熱処理を行なうと、段差側壁部のシリコン２は容易
に酸化され、シリコンの堆積膜２０１ 、２０２ 。
２０３はそれぞれ段差部でシリコン酸化膜３によシ分離
される。９００°Ｃの熱処理時、シリコンの堆積＆ ２
０１ 、２０３に含まれたＮ形不純物がシリコン基板１
１表面に拡散し、ＭＯＳ ）ランジスタのソースおよび
ドレインｆ＠ ６０１ 、’ ６０３が形成できる。そ
の後、シリコンの堆積膜２０１ 、２０２ 、２０３を
ホトリソグラフィおよびエツチング処理によシ加″工し
、第３図ゆ〕に示す構造を得る。最後に公知の集積回路
製造技術によシリコン基板ｍ １１１をＯＶＤ法によル
厚さ５ｏｏｏ Ｘに堆積し、スルーホール形成を行ない
、ＡＪ−電極２１１ 、２１３を形成する。結果的に第
３図（Ｄ）に示すようなＭＯ８集積回路を（Ｊｊる。
される。９００°Ｃの熱処理時、シリコンの堆積＆ ２
０１ 、２０３に含まれたＮ形不純物がシリコン基板１
１表面に拡散し、ＭＯＳ ）ランジスタのソースおよび
ドレインｆ＠ ６０１ 、’ ６０３が形成できる。そ
の後、シリコンの堆積膜２０１ 、２０２ 、２０３を
ホトリソグラフィおよびエツチング処理によシ加″工し
、第３図ゆ〕に示す構造を得る。最後に公知の集積回路
製造技術によシリコン基板ｍ １１１をＯＶＤ法によル
厚さ５ｏｏｏ Ｘに堆積し、スルーホール形成を行ない
、ＡＪ−電極２１１ 、２１３を形成する。結果的に第
３図（Ｄ）に示すようなＭＯ８集積回路を（Ｊｊる。
本実施例では第３図ＣＢ）の工程後ウェット０□雰囲気
中での酸化によシ、ゲー・ト電極をソースおよびドレイ
ン引出 シリコンの脆弱膜２′をエツチング除去することによっ
ても分ＭＬが行なえることはいうまでもない。
中での酸化によシ、ゲー・ト電極をソースおよびドレイ
ン引出 シリコンの脆弱膜２′をエツチング除去することによっ
ても分ＭＬが行なえることはいうまでもない。
上記の実施例によれば通常のＭＯ８集積回路に比＋ｐｘ
し、利点として次の３点があげられる。
し、利点として次の３点があげられる。
（イ） この構造での特徴は、段差部での分離の形状が
菱形になっている点にある。本構造によれば段差が絶縁
物であるゲー）＆化膜と導体であるゲートポリＳ１から
形成されておシ、ソースおよびドレインの引きだし電極
となるシリコンが、ＥＯＲ型プラズマ堆積法によシ形成
される。段差部での分離が菱形になることによシ、原理
的にはゲートポリＳ１とソースおよびドレイン引出し電
極の分離はゲート酸化膜の側壁のみで行なうことも可能
となシ、シリコン基板の表面上でみた分離中を零にする
ことができる。
菱形になっている点にある。本構造によれば段差が絶縁
物であるゲー）＆化膜と導体であるゲートポリＳ１から
形成されておシ、ソースおよびドレインの引きだし電極
となるシリコンが、ＥＯＲ型プラズマ堆積法によシ形成
される。段差部での分離が菱形になることによシ、原理
的にはゲートポリＳ１とソースおよびドレイン引出し電
極の分離はゲート酸化膜の側壁のみで行なうことも可能
となシ、シリコン基板の表面上でみた分離中を零にする
ことができる。
本実施例でもゲート電極５ 、２０２とソースおよびド
レイン引き出し電極の分離中は帆１μｍ以下にできた。
レイン引き出し電極の分離中は帆１μｍ以下にできた。
したがって本構造はデノくイスの高密度に非常に有利で
ある。
ある。
（ロ）・ ソース、ドレイン拡散Ｊｉｉ ６０１ 、６
０３はシリコン２０１ 、２０３に含まれる不純物の拡
散によシ形成されるのでイオン注入法による接合の形成
に比較して非常に浅い接合（厚さ０．１μｍ以下）を形
成することができる。このことはＭＯＳ ）ランジスタ
の微細化で問題になっているショートチャネル効果（チ
ャネル長が小さくなってゆくと閾値電圧が著しく低くな
る効果）を小さくすることができる。
０３はシリコン２０１ 、２０３に含まれる不純物の拡
散によシ形成されるのでイオン注入法による接合の形成
に比較して非常に浅い接合（厚さ０．１μｍ以下）を形
成することができる。このことはＭＯＳ ）ランジスタ
の微細化で問題になっているショートチャネル効果（チ
ャネル長が小さくなってゆくと閾値電圧が著しく低くな
る効果）を小さくすることができる。
（ハ） ソース・ドレインの引出し電極である堆積膜２
０１ 、２０３をフィールド酸化膜９上におくことによ
シ、ソースおよびドレイン拡散層６０１，６０３の面積
を小さくすることができる。この“ため、ソース基板間
の電気容量を犬［１〕に低減でき尚速ＭＯ８集積回路を
実現することができる。またソースおよびドレイン拡散
層６０１ 、６０３の面積が小さくなることから、回路
動作を不良にするα線等の影響も少なくすることができ
る。
０１ 、２０３をフィールド酸化膜９上におくことによ
シ、ソースおよびドレイン拡散層６０１，６０３の面積
を小さくすることができる。この“ため、ソース基板間
の電気容量を犬［１〕に低減でき尚速ＭＯ８集積回路を
実現することができる。またソースおよびドレイン拡散
層６０１ 、６０３の面積が小さくなることから、回路
動作を不良にするα線等の影響も少なくすることができ
る。
第４図は第３図の実施例を改良した他の実施例である。
第３図の実施例と異なる点は第３図ＣＢ）の工５程でＦ
ＯＲ型プラズマ堆積法で不純物を含むシリコンを形成し
たが、本実施例ではＥ（ＥＲ型プラズマ堆積法で不純物
を含むシリコン２１．２１につづいてＭｏ ２２．２２
を堆積している点にある。それぞれの膜厚は５００〜１
０００ Ａ 、 １０００〜３０００λである。本実施
例によれば、ゲート電極５，２１゜２２、ソースおよび
ドレイン引出し電極２１ 、２２の抵抗を０．１Ω口以
下に（シリコンのみのときは２０Ω〜５０Ω程展）低減
できかつ、ソースおよびドレイン拡散／ｉ ６０１ 、
６０３の深さを０．１／Ｚｍ以下に浅くすることができ
るので高密度・高速なＭＯ８集積回路が実現できる。
ＯＲ型プラズマ堆積法で不純物を含むシリコンを形成し
たが、本実施例ではＥ（ＥＲ型プラズマ堆積法で不純物
を含むシリコン２１．２１につづいてＭｏ ２２．２２
を堆積している点にある。それぞれの膜厚は５００〜１
０００ Ａ 、 １０００〜３０００λである。本実施
例によれば、ゲート電極５，２１゜２２、ソースおよび
ドレイン引出し電極２１ 、２２の抵抗を０．１Ω口以
下に（シリコンのみのときは２０Ω〜５０Ω程展）低減
できかつ、ソースおよびドレイン拡散／ｉ ６０１ 、
６０３の深さを０．１／Ｚｍ以下に浅くすることができ
るので高密度・高速なＭＯ８集積回路が実現できる。
第５図は第３図の実施例を改良した他の実施例である。
第３図の実施例と異なる点は第３図（Ａ）の工程でゲー
トシリコン５およびゲー）ｍ化膜４の加工後、比較的濃
度のうすいソース・ドレイン層６０１’ 、 ６０３’
を形成しているところにある。具体的にはシリコン基板
としてｎ形を用いた場合、Ａｓをエネルギ１００ＫｅＶ
でドース量Ｉ Ｘ １０” ｃｒｎ−２の条件でイオン
打込を行っている。本実施例によれば、第３図の実施例
に比較し、ソースおよびドレイン６０１ 、６０３とシ
リコン基板１１間の接合耐圧を大巾にあげることができ
かつ、第３図の実施例と同様にＭＯＳ ）ランジスタの
ショートチャネル効果を押えることができる。
トシリコン５およびゲー）ｍ化膜４の加工後、比較的濃
度のうすいソース・ドレイン層６０１’ 、 ６０３’
を形成しているところにある。具体的にはシリコン基板
としてｎ形を用いた場合、Ａｓをエネルギ１００ＫｅＶ
でドース量Ｉ Ｘ １０” ｃｒｎ−２の条件でイオン
打込を行っている。本実施例によれば、第３図の実施例
に比較し、ソースおよびドレイン６０１ 、６０３とシ
リコン基板１１間の接合耐圧を大巾にあげることができ
かつ、第３図の実施例と同様にＭＯＳ ）ランジスタの
ショートチャネル効果を押えることができる。
第６図は本発明原理を半導体プロセス巾の酸化マスク、
拡散マスク等に応用した実施例を示す。
拡散マスク等に応用した実施例を示す。
図において１１はシリコン半導体基板である。第１図（
Ｂ）で説明した方法によシリコン基板１１の段差部に溝
Ｃが形成されている。第６図はシリコン基板１１とｔｊ
、異なる拐料（例えば５ｔＯ２）、をマスクに溝Ｃを通
してシリコン基板１１に拡散を施したものである。また
堆積膜２としてシリコン窒化膜等の耐酸化性膜を用いる
ことによシ、堆積膜２をマスクに溝Ｃを通してシリコン
基板１１を選択的に酸化できることは云うまでもない。
Ｂ）で説明した方法によシリコン基板１１の段差部に溝
Ｃが形成されている。第６図はシリコン基板１１とｔｊ
、異なる拐料（例えば５ｔＯ２）、をマスクに溝Ｃを通
してシリコン基板１１に拡散を施したものである。また
堆積膜２としてシリコン窒化膜等の耐酸化性膜を用いる
ことによシ、堆積膜２をマスクに溝Ｃを通してシリコン
基板１１を選択的に酸化できることは云うまでもない。
本実施例によれば段差部側壁に選択的に不純物拡散層や
熱酸化膜が容易に形成することができる。
熱酸化膜が容易に形成することができる。
また、段差部での開孔は菱形になっておシ、本構造によ
れば原理的には段差側壁部のみの表面を露出させること
がｎ」能である。本実施例の結果では開孔部におけるシ
リコン平坦部の露出はｏ、ｉμｍ以下であシ、はとＸ７
ど霧出していない。
れば原理的には段差側壁部のみの表面を露出させること
がｎ」能である。本実施例の結果では開孔部におけるシ
リコン平坦部の露出はｏ、ｉμｍ以下であシ、はとＸ７
ど霧出していない。
第７図は本発明の他の実施例を示す。図において１１）
まシリコン半導体基板、２はシリコン酸化１蒋（厚さ５
０００ Ａ ）、８は不純物拡散層、９１ 。
まシリコン半導体基板、２はシリコン酸化１蒋（厚さ５
０００ Ａ ）、８は不純物拡散層、９１ 。
９１′は不純物を含むシリコンを示す。第７図（Ａ）は
第６図で示した方法によシネ細物拡１ｒｋ層８を形成し
、その後、通常のＯＶＤ法もしくは減圧ＯＶＤ法によシ
ネ細物を含むシリコン９１を膜Ｊ！、１．３００ＯＡに
形成したものである。これらのシリコン形成法によれば
第６図で示した溝Ｃは容易にシリコンで充填される。こ
こで不純物拡散層８の形成は不純物を含むシリコン９１
からの拡散によっても形成が可能である。この後、平行
平板プラズマエツチング法もしくはりアクティブイオン
エツチング（Ｒ工Ｅ＋）法等の方向性のあるエツチング
法によシ、シリコン９１をエツチング処理すると、第７
図ＣＢ）に示す如く、不純物を含むシリコン９１′を溝
に充填されたまま平坦部のシリコンを除去することがで
きる。
第６図で示した方法によシネ細物拡１ｒｋ層８を形成し
、その後、通常のＯＶＤ法もしくは減圧ＯＶＤ法によシ
ネ細物を含むシリコン９１を膜Ｊ！、１．３００ＯＡに
形成したものである。これらのシリコン形成法によれば
第６図で示した溝Ｃは容易にシリコンで充填される。こ
こで不純物拡散層８の形成は不純物を含むシリコン９１
からの拡散によっても形成が可能である。この後、平行
平板プラズマエツチング法もしくはりアクティブイオン
エツチング（Ｒ工Ｅ＋）法等の方向性のあるエツチング
法によシ、シリコン９１をエツチング処理すると、第７
図ＣＢ）に示す如く、不純物を含むシリコン９１′を溝
に充填されたまま平坦部のシリコンを除去することがで
きる。
本実施例によればシリコン基板１１の段差部に形成され
た拡散層８から自己整合的に引き出し電極９１′を形成
することができ高密度な集積回路が実現できる。
た拡散層８から自己整合的に引き出し電極９１′を形成
することができ高密度な集積回路が実現できる。
第８図は氾７図の実施例をバイポーラトランジスタに応
用した実施例を示す。図において１１はｐ形シリコン基
板、８，８′はｎ膨拡散層、６″はｐ膨拡散層、２はシ
リコン酸化膜、９１′はベーｌス引出し電極用のシリコ
ン、１１１はシリコン酸化Ｍ、２１４ 、２１５はＡＪ
電極である。本実施例によれば、バイポーラトランジス
タのベース形成部に第７図の実施例が応用されておシ、
ベース面積が′大巾に減少されている。
用した実施例を示す。図において１１はｐ形シリコン基
板、８，８′はｎ膨拡散層、６″はｐ膨拡散層、２はシ
リコン酸化膜、９１′はベーｌス引出し電極用のシリコ
ン、１１１はシリコン酸化Ｍ、２１４ 、２１５はＡＪ
電極である。本実施例によれば、バイポーラトランジス
タのベース形成部に第７図の実施例が応用されておシ、
ベース面積が′大巾に減少されている。
（発明の効果）
以上説明したように、本発明は新しい基本原理により段
差のある表面に導電羽村もしくは絶縁材料を形成し、こ
の段差部で自己整合的に配線の分離、スルーホールの形
成、拡散・酸化マスクの形成等重密度、高速、商集積な
半導体装置を提供するものである。上述の説明では説明
を簡単にするためにＭＯ８集積回路を主として説明した
が、バイポーラ集積回路等信の集積回路にも本発明が実
施できることは云うまでもない。
差のある表面に導電羽村もしくは絶縁材料を形成し、こ
の段差部で自己整合的に配線の分離、スルーホールの形
成、拡散・酸化マスクの形成等重密度、高速、商集積な
半導体装置を提供するものである。上述の説明では説明
を簡単にするためにＭＯ８集積回路を主として説明した
が、バイポーラ集積回路等信の集積回路にも本発明が実
施できることは云うまでもない。
第１図は本発明の基本原理を示す構造断面図、第２図は
本発明の一実施例、第３図乃至第８図は夫々本発明の他
の実施例を示す。 １・・・半導体基板、２・・・堆積膜、２・・・堆積膜
、３・・シリコン酸化腕、４・・・ゲート酸化膜、５・
・・導電材料（シリコン）、５′・・・ゲート多結晶シ
リコン、７・・・絶縁羽村（シリコン酸化膜）、８，８
・・・ｎ膨拡散層、９・・・フィールド酸化膜、１１・
・・ｐ形シリコン基板、２１．２１’・・・不純物を含
むシリコン、２２・・・ＭＯ１９１，９１’・・・シリ
コン、１１１・・・シリコン酸化族、２０１ 、２０２
、２０３・・・密な膜質を有する堆積膜、２１１ 、
２１３・・・Ａ１電極、２１４ 、２１５・・・ＡＶ電
極、６０１・・・ＭＯＳ ）ランジスタのソース拡散１
’ｆｄ、６０３・・・ＭＯＳ ）ランジスタのドレイン
拡散層特許出願人 第４図 第６図
本発明の一実施例、第３図乃至第８図は夫々本発明の他
の実施例を示す。 １・・・半導体基板、２・・・堆積膜、２・・・堆積膜
、３・・シリコン酸化腕、４・・・ゲート酸化膜、５・
・・導電材料（シリコン）、５′・・・ゲート多結晶シ
リコン、７・・・絶縁羽村（シリコン酸化膜）、８，８
・・・ｎ膨拡散層、９・・・フィールド酸化膜、１１・
・・ｐ形シリコン基板、２１．２１’・・・不純物を含
むシリコン、２２・・・ＭＯ１９１，９１’・・・シリ
コン、１１１・・・シリコン酸化族、２０１ 、２０２
、２０３・・・密な膜質を有する堆積膜、２１１ 、
２１３・・・Ａ１電極、２１４ 、２１５・・・ＡＶ電
極、６０１・・・ＭＯＳ ）ランジスタのソース拡散１
’ｆｄ、６０３・・・ＭＯＳ ）ランジスタのドレイン
拡散層特許出願人 第４図 第６図
Claims (3)
- （１）半導体基板表面上に垂直段差を有し、該段差の側
壁部の導電材料もしくは絶縁材料が菱形状に除去されて
段差部で分離がな、されていることを特徴とする半導体
装置。 - （２）段差の形成が２種以上の異なる材料によシ構成さ
れ、ＭＯＳ ）ランジスタのゲート電極となシ、該ゲー
ト電極に自己整合的に比較的不純物濃度の低、 い第１
の拡散層と比較的不純物論度の高い第２の拡散層からな
シ、該第１の拡散層の深さが該第２の拡散層の深さよル
も深いことを特徴とする特許請求の範囲第１項記載の半
導体装置。 - （３）段差を有する表面にＥＣＲプラズマ堆積装置、マ
グネトロシスバッタ装置もしくはイオンビーム堆積装置
等の薄膜堆積に方向性のある装置を用いて絶縁膜もしく
は導電膜を堆積し、該段差の側壁部に菱形状に堆積した
該絶縁膜もしくは該導電膜の脆弱膜にエツチングもしく
は酸化処理等を施し、該段差に対して自己整合的に該絶
縁膜もしくは該導電膜を分離することを特徴とする半導
体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19458082A JPS5984548A (ja) | 1982-11-08 | 1982-11-08 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19458082A JPS5984548A (ja) | 1982-11-08 | 1982-11-08 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5984548A true JPS5984548A (ja) | 1984-05-16 |
| JPH0586655B2 JPH0586655B2 (ja) | 1993-12-13 |
Family
ID=16326902
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19458082A Granted JPS5984548A (ja) | 1982-11-08 | 1982-11-08 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5984548A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5568075A (en) * | 1978-11-17 | 1980-05-22 | Charbonnages De France | Automatic temperature control electric heating panel heater and method of manufacturing same |
| JPS5928358A (ja) * | 1982-08-10 | 1984-02-15 | Toshiba Corp | 半導体装置の製造方法 |
-
1982
- 1982-11-08 JP JP19458082A patent/JPS5984548A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5568075A (en) * | 1978-11-17 | 1980-05-22 | Charbonnages De France | Automatic temperature control electric heating panel heater and method of manufacturing same |
| JPS5928358A (ja) * | 1982-08-10 | 1984-02-15 | Toshiba Corp | 半導体装置の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0586655B2 (ja) | 1993-12-13 |
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