JPH0427728B2 - - Google Patents
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- JPH0427728B2 JPH0427728B2 JP63132953A JP13295388A JPH0427728B2 JP H0427728 B2 JPH0427728 B2 JP H0427728B2 JP 63132953 A JP63132953 A JP 63132953A JP 13295388 A JP13295388 A JP 13295388A JP H0427728 B2 JPH0427728 B2 JP H0427728B2
- Authority
- JP
- Japan
- Prior art keywords
- logic gate
- inverting logic
- output
- gate
- input
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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Description
本発明はMOS集積回路化に適したプリセツト
またはクリア付のフリツプフロツプ回路に関す
る。 本出願人は、Ｊ入力、Ｋ入力とかクロツク信号
に影響されずに、プリセツト、クリア入力で出力
Ｑ，のレベルを確定し得るＪ−Ｋフリツプフロ
ツプ回路として、第１図に示されるものを提案し
た（特願昭53−113341号）。いまこのフリツプフ
ロツプにプリセツトをかけた場合を考えてみる。
プリセツトもクリアもかけない場合は、Preset＝
“１”、Clere＝“１”なので、プリセツトをかけて
Preset＝“０”とすれば、インバータ１の出力は
“１”で、ノアゲート２の出力は“０”、従つて出
力Ｑは“１”となる。一方、インバータ３の出力
は“０”なので、ナンドゲート４の出力QMは
“１”であり、またクリア入力Clearは、“１”な
ので、インバータ５の出力は“０”、インバータ
６の出力は“１”である。またオアゲート７の出
力は、インバータ１の出力が“１”であることに
より、“１”となり、結局ナンドゲート８の入力
は全て“１”となるから、出力Mは“０”とな
る。これによりアンドゲート９の出力は“０”
で、結局ノアゲート１０の入力は全て“０”とな
るから、その出力QSは“１”、従つて出力は
“０”となるものである。このようにプリセツト
をかけた場合にＱ＝１が定まるには、インバータ
１、ノアゲート２、インバータ１１の３段のゲー
トで済むが、出力＝０が定まるには、インバー
タ１，３、ナンドゲート４，８、ノアゲート１０
（アンドゲート９を含む）、インバータ１２の６段
のゲートを必要とする。またゲート１〜１７を見
れば分るように、第１図の回路は上側と下側が対
称的な構成だから、クリアをかけた場合も、上記
プリセツトをかけた場合と同様のことがいえる。 なお上記ゲート段数を数えるとき、例えば前段
のアンドゲート９を含めて後段のノアゲート１０
を１段と数えたが、このことは集積回路において
は正しい。というのは、集積回路においては電源
（例えば接地）から出力（例えばゲート１０の出
力）までが１パスのものを１段とする。だから実
際の配線図でゲート９，１０を画くと、これら両
ゲート回路の電源からゲート１０の出力までが１
パスとなり、ゲート９，１０は分けられない関数
となり、従つてこれら両者でゲート１段と数え
る。このことは、後述のゲート段数の数え方でも
同じことが云える。 上記のようにプリセツト、クリア共に該信号が
入力されてから出力Ｑまたはが定まるには、ゲ
ート３段分の応答時間で済むが、逆相出力また
はＱに対してはゲート６段分の応答時間がかか
り、結局この応答時間が第１図の回路を用いた場
合のプリセツトまたはクリアをかけた時の応答時
間となる。 一方、クロツク入力Clockに対する第１図の回
路の応答時間を考えてみると、この回路はクロツ
ク入力に対して“１”アクテイブだから、出力端
子Ｑ，の応答時間は、QM，Mがクロツク入力
＝０の間に定まつていれば、ノアゲート２及びイ
ンバータ１１、またはノアゲート１０及びインバ
ータ１２のゲート２段の応答時間で済む。 ところで、現在集積回路は高速動作、低消費電
力化を志向しており、第１図の回路について該回
路を構成するMOSトランジスタのスイツチング
速度を速めても、前述のように出力Ｑ，が定ま
るのにゲート段数の差があると、プリセツトまた
はクリアをかけるシステムの高速化が阻害される
ものであつた。またこのシステムを単チヤンネル
型MOSトランジスタで構成した場合には、両出
力Ｑ，が共に確実に定まるまでは、これら出力
が同レベルになる期間があり、その期間だけ出力
部に直流パスが生じて、無駄な電流が消費される
ものであつた。 本発明は上記実情に鑑みてなされたもので、プ
リセツトまたはクリアをかけた際に各出力端のレ
ベルが定まるまでの応答時間の差を少くすること
により、高速動作及び低消費電力化が可能となる
フリツプフロツプ回路を提供しようとするもので
ある。 以下第２図を参照して本発明の一実施例を説明
する。なお本実施例は第１図のものと構成的に対
応するので、対応する個所には同一符号を用い
る。第２図に示される如く入力Ｊは、インバータ
１５を介してオアゲート１４の一入力端に接続さ
れ、入力Ｋは、インバータ１６を介してオアゲー
ト７の一入力端に接続される。クロツク入力
Clockはインバータ１７を介してオアゲート１
４，７の一入力端に接続され、プリセツト入力
Presetはインバータ１を介してオアゲート７の一
入力端に接続され、クリア入力Clearはインバー
タ５を介してオアゲート１４の一入力端に接続さ
れる。オアゲート１４の出力端はナンドゲート４
の一入力端に接続され、オアゲート７の出力端は
ナンドゲート８の入力端に接続される。ナンドゲ
ート４の出力端はアンドゲート１３の一入力端及
びナンドゲート８の一入力端に接続され、ナンド
ゲート８の出力端はアンドゲート９の一入力端及
びナンドゲート４の一入力端に接続される。イン
バータ１７の出力端はアンドゲート１３，９の一
入力端に接続され、インバータ５の出力端はイン
バータ６を介してナンドゲート８の一入力端に接
続され、インバータ１の出力端はインバータ３を
介してナンドゲート４の一入力端に接続される。
アンドゲート１３の出力端はノアゲート２の一入
力端に、アンドゲート９の出力端はノアゲート１
０の一入力端に接続される。ノアゲート２の一入
力端にはインバータ１の出力端が、他の入力端に
はノアゲート１０の出力端が接続される。ノアゲ
ート１０の一入力端にはインバータ５の出力端
が、他の入力端にはノアゲート２の出力端が接続
される。 この第２図の回路において、ナンドゲート４，
８及びオアゲート７，１４はマスターフリツプフ
ロツプ回路１９を構成し、ノアゲート２，１０及
びアンドゲート９，１３はスレーブフリツプフロ
ツプ回路２０を構成している。 また第２図の回路ではプリセツト及びクリア
を、スレーブフリツプフロツプ２０の出力段に設
けられかつノアゲート２１，２２よりなる出力論
理回路にかけるようにしている。即ちこのノアゲ
ート２１の一入力端はノアゲート２の出力端に、
他の入力端はインバータ５の出力端に接続され
る。またノアゲート２２の一入力端はノアゲート
１０の出力端に、他の入力端はインバータ１の出
力端に接続される。なお回路１８の部分の図示は
第１図の回路１８と対応するものである。即ち第
２図のインバータ１の出力端はオアゲート７の一
入力端に接続され、以下同様にノアゲート１０の
出力端はオアゲート１４の入力端に、インバータ
３の出力端はナンドゲート４の入力端に、ノアゲ
ート２の入力端はアンドゲート１３の出力端に、
ノアゲート１０の入力端はアンドゲート９の出力
端に、ノアゲート２の出力端はオアゲート７の入
力端に、インバータ６の出力端はナンドゲート８
の入力端に、インバータ５の出力端はオアゲート
１４の入力端にそれぞれ接続される。 上記マスタースレーブフリツプフロツプにプリ
セツトをかけた場合、プリセツト入力Preset＝
０、クリア入力Clear＝１だから、インバータ１
の出力は“１”、これによりノアゲート２の出力
は“０”である。またインバータ５の出力は
“０”だから出力Ｑは“１”に設定される。一方、
インバータ１の出力は“１”だからノアゲート２
２の出力は“０”に設定される。 このように第２図の回路は、出力Ｑ側はインバ
ータ１、ノアゲート２，２１の３段で出力レベル
が定まり、出力側はインバータ１、ノアゲート
２２の２段で定まる。しかも両出力間の段数差は
１段のみである。従つて第２図の回路は第１図の
ものと比較して、プリセツトをかけてから出力
Ｑ，が定まるまでに要するゲート段数が少ない
し、かつＱ，間のゲート段数差は、１段のみと
なるから、第２図の回路を構成する個々のMOS
トランジスタのスイツチング速度を早めれば、応
答時間を大幅に短縮できるようになる。また上記
出力Ｑ，間で応答時間差が少ないということ
は、出力Ｑ，が同レベルになることにより生じ
る無駄な電流を減少できるので、低消費電力化も
可能となる。また第２図の回路は上側と下側つま
りプリセツト入力供給ラインとクリア入力供給ラ
インが対称的な構成であるから、クリアをかけた
場合も、上記プリセツトをかけた場合と同様のこ
とが言えるものである。 次に示す表は、第２図のフリツプフロツプ回路
の動作をまとめて表示した真理値表であり、第３
図は第２図の回路をCMOS（相補型MOS）回路で
実現した場合の具体的回路例である。
またはクリア付のフリツプフロツプ回路に関す
る。 本出願人は、Ｊ入力、Ｋ入力とかクロツク信号
に影響されずに、プリセツト、クリア入力で出力
Ｑ，のレベルを確定し得るＪ−Ｋフリツプフロ
ツプ回路として、第１図に示されるものを提案し
た（特願昭53−113341号）。いまこのフリツプフ
ロツプにプリセツトをかけた場合を考えてみる。
プリセツトもクリアもかけない場合は、Preset＝
“１”、Clere＝“１”なので、プリセツトをかけて
Preset＝“０”とすれば、インバータ１の出力は
“１”で、ノアゲート２の出力は“０”、従つて出
力Ｑは“１”となる。一方、インバータ３の出力
は“０”なので、ナンドゲート４の出力QMは
“１”であり、またクリア入力Clearは、“１”な
ので、インバータ５の出力は“０”、インバータ
６の出力は“１”である。またオアゲート７の出
力は、インバータ１の出力が“１”であることに
より、“１”となり、結局ナンドゲート８の入力
は全て“１”となるから、出力Mは“０”とな
る。これによりアンドゲート９の出力は“０”
で、結局ノアゲート１０の入力は全て“０”とな
るから、その出力QSは“１”、従つて出力は
“０”となるものである。このようにプリセツト
をかけた場合にＱ＝１が定まるには、インバータ
１、ノアゲート２、インバータ１１の３段のゲー
トで済むが、出力＝０が定まるには、インバー
タ１，３、ナンドゲート４，８、ノアゲート１０
（アンドゲート９を含む）、インバータ１２の６段
のゲートを必要とする。またゲート１〜１７を見
れば分るように、第１図の回路は上側と下側が対
称的な構成だから、クリアをかけた場合も、上記
プリセツトをかけた場合と同様のことがいえる。 なお上記ゲート段数を数えるとき、例えば前段
のアンドゲート９を含めて後段のノアゲート１０
を１段と数えたが、このことは集積回路において
は正しい。というのは、集積回路においては電源
（例えば接地）から出力（例えばゲート１０の出
力）までが１パスのものを１段とする。だから実
際の配線図でゲート９，１０を画くと、これら両
ゲート回路の電源からゲート１０の出力までが１
パスとなり、ゲート９，１０は分けられない関数
となり、従つてこれら両者でゲート１段と数え
る。このことは、後述のゲート段数の数え方でも
同じことが云える。 上記のようにプリセツト、クリア共に該信号が
入力されてから出力Ｑまたはが定まるには、ゲ
ート３段分の応答時間で済むが、逆相出力また
はＱに対してはゲート６段分の応答時間がかか
り、結局この応答時間が第１図の回路を用いた場
合のプリセツトまたはクリアをかけた時の応答時
間となる。 一方、クロツク入力Clockに対する第１図の回
路の応答時間を考えてみると、この回路はクロツ
ク入力に対して“１”アクテイブだから、出力端
子Ｑ，の応答時間は、QM，Mがクロツク入力
＝０の間に定まつていれば、ノアゲート２及びイ
ンバータ１１、またはノアゲート１０及びインバ
ータ１２のゲート２段の応答時間で済む。 ところで、現在集積回路は高速動作、低消費電
力化を志向しており、第１図の回路について該回
路を構成するMOSトランジスタのスイツチング
速度を速めても、前述のように出力Ｑ，が定ま
るのにゲート段数の差があると、プリセツトまた
はクリアをかけるシステムの高速化が阻害される
ものであつた。またこのシステムを単チヤンネル
型MOSトランジスタで構成した場合には、両出
力Ｑ，が共に確実に定まるまでは、これら出力
が同レベルになる期間があり、その期間だけ出力
部に直流パスが生じて、無駄な電流が消費される
ものであつた。 本発明は上記実情に鑑みてなされたもので、プ
リセツトまたはクリアをかけた際に各出力端のレ
ベルが定まるまでの応答時間の差を少くすること
により、高速動作及び低消費電力化が可能となる
フリツプフロツプ回路を提供しようとするもので
ある。 以下第２図を参照して本発明の一実施例を説明
する。なお本実施例は第１図のものと構成的に対
応するので、対応する個所には同一符号を用い
る。第２図に示される如く入力Ｊは、インバータ
１５を介してオアゲート１４の一入力端に接続さ
れ、入力Ｋは、インバータ１６を介してオアゲー
ト７の一入力端に接続される。クロツク入力
Clockはインバータ１７を介してオアゲート１
４，７の一入力端に接続され、プリセツト入力
Presetはインバータ１を介してオアゲート７の一
入力端に接続され、クリア入力Clearはインバー
タ５を介してオアゲート１４の一入力端に接続さ
れる。オアゲート１４の出力端はナンドゲート４
の一入力端に接続され、オアゲート７の出力端は
ナンドゲート８の入力端に接続される。ナンドゲ
ート４の出力端はアンドゲート１３の一入力端及
びナンドゲート８の一入力端に接続され、ナンド
ゲート８の出力端はアンドゲート９の一入力端及
びナンドゲート４の一入力端に接続される。イン
バータ１７の出力端はアンドゲート１３，９の一
入力端に接続され、インバータ５の出力端はイン
バータ６を介してナンドゲート８の一入力端に接
続され、インバータ１の出力端はインバータ３を
介してナンドゲート４の一入力端に接続される。
アンドゲート１３の出力端はノアゲート２の一入
力端に、アンドゲート９の出力端はノアゲート１
０の一入力端に接続される。ノアゲート２の一入
力端にはインバータ１の出力端が、他の入力端に
はノアゲート１０の出力端が接続される。ノアゲ
ート１０の一入力端にはインバータ５の出力端
が、他の入力端にはノアゲート２の出力端が接続
される。 この第２図の回路において、ナンドゲート４，
８及びオアゲート７，１４はマスターフリツプフ
ロツプ回路１９を構成し、ノアゲート２，１０及
びアンドゲート９，１３はスレーブフリツプフロ
ツプ回路２０を構成している。 また第２図の回路ではプリセツト及びクリア
を、スレーブフリツプフロツプ２０の出力段に設
けられかつノアゲート２１，２２よりなる出力論
理回路にかけるようにしている。即ちこのノアゲ
ート２１の一入力端はノアゲート２の出力端に、
他の入力端はインバータ５の出力端に接続され
る。またノアゲート２２の一入力端はノアゲート
１０の出力端に、他の入力端はインバータ１の出
力端に接続される。なお回路１８の部分の図示は
第１図の回路１８と対応するものである。即ち第
２図のインバータ１の出力端はオアゲート７の一
入力端に接続され、以下同様にノアゲート１０の
出力端はオアゲート１４の入力端に、インバータ
３の出力端はナンドゲート４の入力端に、ノアゲ
ート２の入力端はアンドゲート１３の出力端に、
ノアゲート１０の入力端はアンドゲート９の出力
端に、ノアゲート２の出力端はオアゲート７の入
力端に、インバータ６の出力端はナンドゲート８
の入力端に、インバータ５の出力端はオアゲート
１４の入力端にそれぞれ接続される。 上記マスタースレーブフリツプフロツプにプリ
セツトをかけた場合、プリセツト入力Preset＝
０、クリア入力Clear＝１だから、インバータ１
の出力は“１”、これによりノアゲート２の出力
は“０”である。またインバータ５の出力は
“０”だから出力Ｑは“１”に設定される。一方、
インバータ１の出力は“１”だからノアゲート２
２の出力は“０”に設定される。 このように第２図の回路は、出力Ｑ側はインバ
ータ１、ノアゲート２，２１の３段で出力レベル
が定まり、出力側はインバータ１、ノアゲート
２２の２段で定まる。しかも両出力間の段数差は
１段のみである。従つて第２図の回路は第１図の
ものと比較して、プリセツトをかけてから出力
Ｑ，が定まるまでに要するゲート段数が少ない
し、かつＱ，間のゲート段数差は、１段のみと
なるから、第２図の回路を構成する個々のMOS
トランジスタのスイツチング速度を早めれば、応
答時間を大幅に短縮できるようになる。また上記
出力Ｑ，間で応答時間差が少ないということ
は、出力Ｑ，が同レベルになることにより生じ
る無駄な電流を減少できるので、低消費電力化も
可能となる。また第２図の回路は上側と下側つま
りプリセツト入力供給ラインとクリア入力供給ラ
インが対称的な構成であるから、クリアをかけた
場合も、上記プリセツトをかけた場合と同様のこ
とが言えるものである。 次に示す表は、第２図のフリツプフロツプ回路
の動作をまとめて表示した真理値表であり、第３
図は第２図の回路をCMOS（相補型MOS）回路で
実現した場合の具体的回路例である。
【表】
なお本発明は実施例のみに限定されるものでは
なく、例えばＪ，Ｋの両入力に“１”を供給すれ
ばバイナリーフリツプフロツプとなるように、種
種のフリツプフロツプに適用可能であり、また
CMOS型のみに限られず、片チヤネル型MOSな
ど種種のタイプのものに適用できる。また実施例
ではプリセツトとクリアの双方をかける構成とし
たが、いずれか一方のみとしてもよい。 以上説明した如く本発明によれば、プリセツト
またはクリアをかけた際に各出力端のレベルが定
まるまでの応答時間及びその差を少なくできるの
で、高速動作及び低消費電力化が可能なフリツプ
フロツプ回路を提供できるものである。
なく、例えばＪ，Ｋの両入力に“１”を供給すれ
ばバイナリーフリツプフロツプとなるように、種
種のフリツプフロツプに適用可能であり、また
CMOS型のみに限られず、片チヤネル型MOSな
ど種種のタイプのものに適用できる。また実施例
ではプリセツトとクリアの双方をかける構成とし
たが、いずれか一方のみとしてもよい。 以上説明した如く本発明によれば、プリセツト
またはクリアをかけた際に各出力端のレベルが定
まるまでの応答時間及びその差を少なくできるの
で、高速動作及び低消費電力化が可能なフリツプ
フロツプ回路を提供できるものである。
第１図はマスタースレーブフリツプフロツプ回
路図、第２図は本発明の一実施例の回路図、第３
図は第２図の具体例を示す回路図である。 １，３，５，６…インバータ、２，１０，２
１，２２…ノアゲート、４，８…ナンドゲート、
７，１４…オアゲート、９，１３…アンドゲー
ト、１９…マスターフリツプフロツプ、２０…ス
レーブフリツプフロツプ。
路図、第２図は本発明の一実施例の回路図、第３
図は第２図の具体例を示す回路図である。 １，３，５，６…インバータ、２，１０，２
１，２２…ノアゲート、４，８…ナンドゲート、
７，１４…オアゲート、９，１３…アンドゲー
ト、１９…マスターフリツプフロツプ、２０…ス
レーブフリツプフロツプ。
Claims (1)
- 【特許請求の範囲】 １ 第１の反転論理ゲート４の入出力端と第２の
反転論理ゲート８の出入力端とを互いに接続し前
記第１，第２の反転論理ゲートの一入力端にそれ
ぞれ第１の非反転論理ゲート１４、第２の非反転
論理ゲート７を縦続接続したマスターフリツプフ
ロツプと、第３の反転論理ゲート２の入出力端と
第４の反転論理ゲート１０の入出力端とを互いに
接続し前記第３，第４の反転論理ゲートの一入力
端にそれぞれ第３の非反転論理ゲート１３、第４
の非反転論理ゲート９を縦続接続し第３，第４の
非反転論理ゲートの一入力端にそれぞれ第１，第
２の反転論理ゲートの出力端が接続されたスレー
ブフリツプフロツプと、前記第３の反転論理ゲー
トの出力部に縦続接続された第５の反転論理ゲー
ト２１と、前記第４の反転論理ゲートの出力部に
縦続接続された第６の反転論理ゲート２２と、前
記第３の反転論理ゲートの他の入力端及び第６の
反転論理ゲートの他の入力端に制御信号を供給し
前記第５の反転論理ゲートを介したスレーブフリ
ツプフロツプの出力、及び第６の反転論理ゲート
を介したスレーブフリツプフロツプの反転出力を
設定する制御信号供給ラインとを具備したことを
特徴とするＪ−Ｋ型のフリツプフロツプ回路。 ２ 第１の反転論理ゲート４の入出力端と第２の
反転論理ゲート８の出入力端とを互いに接続し前
記第１，第２の反転論理ゲートの一入力端にそれ
ぞれ第１の非反転論理ゲート１４、第２の非反転
論理ゲート７を縦続接続したマスターフリツプフ
ロツプと、第３の反転論理ゲート２の入出力端と
第４の反転論理ゲート１０の出入力端とを互いに
接続し前記第３，第４の反転論理ゲートの一入力
端にそれぞれ第３の非反転論理ゲート１３、第４
の非反転論理ゲート９を縦続接続し第３，第４の
非反転論理ゲートの一入力端にそれぞれ第１，第
２の反転論理ゲートの出力端が接続されたスレー
ブフリツプフロツプと、前記第３の反転論理ゲー
トの出力部に縦続接続された第５の反転論理ゲー
ト２１と、前記第４の反転論理ゲートの出力部に
縦続接続された第６の反転論理ゲート２２と、前
記第３の反転論理ゲートの他の入力端及び第６の
反転論理ゲートの他の入力端にプリセツト入力を
供給し前記第５の反転論理ゲートを介したスレー
ブフリツプフロツプの出力、及び第６の反転論理
ゲートを介したスレーブフリツプフロツプの反転
出力を設定するプリセツト入力供給ラインと、第
４の反転論理ゲート及び第５の反転論理ゲートの
他の入力端にクリア入力を供給し第５の反転論理
ゲートを介したスレーブフリツプフロツプの出
力、及び第６の反転論理ゲートを介したスレーブ
フリツプフロツプの反転出力を設定するクリア入
力供給ラインとを具備したことを特徴とするＪ−
Ｋ型のフリツプフロツプ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63132953A JPS6457816A (en) | 1988-05-31 | 1988-05-31 | Flip-flop circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63132953A JPS6457816A (en) | 1988-05-31 | 1988-05-31 | Flip-flop circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6457816A JPS6457816A (en) | 1989-03-06 |
| JPH0427728B2 true JPH0427728B2 (ja) | 1992-05-12 |
Family
ID=15093359
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63132953A Granted JPS6457816A (en) | 1988-05-31 | 1988-05-31 | Flip-flop circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6457816A (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53113341A (en) * | 1977-03-15 | 1978-10-03 | Matsushita Electric Ind Co Ltd | High frequency wave heating device |
| JPS6125257A (ja) * | 1984-07-13 | 1986-02-04 | Fujitsu Ltd | メモリ構成方法 |
-
1988
- 1988-05-31 JP JP63132953A patent/JPS6457816A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6457816A (en) | 1989-03-06 |
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