JPH04278637A - Ｃｐｕ制御回路 - Google Patents
Ｃｐｕ制御回路Info
- Publication number
- JPH04278637A JPH04278637A JP4043291A JP4043291A JPH04278637A JP H04278637 A JPH04278637 A JP H04278637A JP 4043291 A JP4043291 A JP 4043291A JP 4043291 A JP4043291 A JP 4043291A JP H04278637 A JPH04278637 A JP H04278637A
- Authority
- JP
- Japan
- Prior art keywords
- waiting time
- signal
- command
- command signal
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- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000002093 peripheral effect Effects 0.000 abstract description 31
- 238000010586 diagram Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 4
- 238000012544 monitoring process Methods 0.000 description 2
- 230000007704 transition Effects 0.000 description 2
- 230000001934 delay Effects 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Landscapes
- Executing Machine-Instructions (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明はＣＰＵ制御回路に関し、
特に、コンピュータのＣＰＵを制御するＣＰＵ制御回路
に関する。
特に、コンピュータのＣＰＵを制御するＣＰＵ制御回路
に関する。
【０００２】
【従来の技術】従来のコンピュータのＣＰＵ制御回路に
おいては、待ち時間を必要とする命令を連続的に実行さ
せると、その命令と命令との間に、必要な待ち時間を確
保するような構成とはなっていないのが一般である。
おいては、待ち時間を必要とする命令を連続的に実行さ
せると、その命令と命令との間に、必要な待ち時間を確
保するような構成とはなっていないのが一般である。
【０００３】
【発明が解決しようとする課題】上述した従来のコンピ
ュータのＣＰＵ制御回路においては、ハードウェア的に
は、待ち時間を必要とする命令と、待ち時間を必要とす
る命令との間に、必要な待時間を確保するような構成に
はなっていないので、ソフトウェアを作成する時に、待
ち時間を必要とする命令の実行後から、次の待ち時間を
必要とする命令の実行迄の間は、待ち時間を必要としな
い他の命令を、必要な待ち時間分以上実行するように作
成しなければならず、ソフトウェアの作成が容易でない
という欠点がある。
ュータのＣＰＵ制御回路においては、ハードウェア的に
は、待ち時間を必要とする命令と、待ち時間を必要とす
る命令との間に、必要な待時間を確保するような構成に
はなっていないので、ソフトウェアを作成する時に、待
ち時間を必要とする命令の実行後から、次の待ち時間を
必要とする命令の実行迄の間は、待ち時間を必要としな
い他の命令を、必要な待ち時間分以上実行するように作
成しなければならず、ソフトウェアの作成が容易でない
という欠点がある。
【０００４】
【課題を解決するための手段】本発明のＣＰＵ制御回路
は、命令信号Ａを入力し、特定の制御信号Ｃを介して、
ＣＰＵ（中央処理装置）に対して前記命令信号Ａに対応
する命令信号Ｂを出力するとともに、前記ＣＰＵの周辺
装置等に対して前記命令信号Ａに対応する命令信号Ｄを
出力する制御部と、前記命令信号Ｂを入力して、当該命
令信号Ｂが待ち時間を必要とする命令であったか否かを
判定する命令判定部と、前記命令判定部の判定結果を受
けて、当該命令信号が待ち時間を必要とする命令信号で
あった場合には、当該待ち時間の時間経過を監視し、予
め設定されている命令の待ち時間を参照して、待ち時間
を必要とする２度目の命令信号Ａの開始までの待ち時間
を設定する待ち時間設定部と、前記命令信号Ａを入力し
て、当該命令信号Ａが待ち時間を必要とする２度目の命
令信号であるか否かを判定し、当該命令信号Ａが待ち時
間を必要とする２度目の命令信号であり、且つその命令
実行開始時間が、前記待ち時間設定部において設定され
た待ち時間内にある場合には、前記２度目の待ち時間を
必要とする命令信号Ａの実行開始時間を遅延させるよう
に作用する前記特定の制御信号Ｃを出力する２度目の命
令判定部と、を備えて構成される。
は、命令信号Ａを入力し、特定の制御信号Ｃを介して、
ＣＰＵ（中央処理装置）に対して前記命令信号Ａに対応
する命令信号Ｂを出力するとともに、前記ＣＰＵの周辺
装置等に対して前記命令信号Ａに対応する命令信号Ｄを
出力する制御部と、前記命令信号Ｂを入力して、当該命
令信号Ｂが待ち時間を必要とする命令であったか否かを
判定する命令判定部と、前記命令判定部の判定結果を受
けて、当該命令信号が待ち時間を必要とする命令信号で
あった場合には、当該待ち時間の時間経過を監視し、予
め設定されている命令の待ち時間を参照して、待ち時間
を必要とする２度目の命令信号Ａの開始までの待ち時間
を設定する待ち時間設定部と、前記命令信号Ａを入力し
て、当該命令信号Ａが待ち時間を必要とする２度目の命
令信号であるか否かを判定し、当該命令信号Ａが待ち時
間を必要とする２度目の命令信号であり、且つその命令
実行開始時間が、前記待ち時間設定部において設定され
た待ち時間内にある場合には、前記２度目の待ち時間を
必要とする命令信号Ａの実行開始時間を遅延させるよう
に作用する前記特定の制御信号Ｃを出力する２度目の命
令判定部と、を備えて構成される。
【０００５】
【実施例】次に本発明について図面を参照して説明する
。
。
【０００６】図１は、本発明の一実施例を示すブロック
図であり、ある待ち時間を必要とする周辺機器に対する
書き込み命令が連続的に発生した場合に、その命令と命
令の間に、ある待ち時間を必要としない命令はそのまま
実行され、かつ、１度目の待ち時間を必要とする命令の
終了から、２度目の待ち時間を必要とする命令の開始迄
の時間が、必要な待ち時間を満たされなかった場合にの
み、２度目の待ち時間を必要とする命令の開始位置に遅
らせて、必要な待ち時間を確保するＣＰＵ制御回路のブ
ロック図である。図１において、端子５１は、制御部１
と２度目の命令判定部４に接続されている。制御部１の
出力は、１つは端子５２に接続され、もう１つは端子５
３と命令判定部２に接続されている。命令判定部２の出
力は待ち時間設定部３に接続され、待ち時間設定部３の
出力は２度目の命令判定部４に接続されており、２度目
の命令判定部４の出力は制御部１に接続されている。
図であり、ある待ち時間を必要とする周辺機器に対する
書き込み命令が連続的に発生した場合に、その命令と命
令の間に、ある待ち時間を必要としない命令はそのまま
実行され、かつ、１度目の待ち時間を必要とする命令の
終了から、２度目の待ち時間を必要とする命令の開始迄
の時間が、必要な待ち時間を満たされなかった場合にの
み、２度目の待ち時間を必要とする命令の開始位置に遅
らせて、必要な待ち時間を確保するＣＰＵ制御回路のブ
ロック図である。図１において、端子５１は、制御部１
と２度目の命令判定部４に接続されている。制御部１の
出力は、１つは端子５２に接続され、もう１つは端子５
３と命令判定部２に接続されている。命令判定部２の出
力は待ち時間設定部３に接続され、待ち時間設定部３の
出力は２度目の命令判定部４に接続されており、２度目
の命令判定部４の出力は制御部１に接続されている。
【０００７】端子５１は、コンピュータのＣＰＵにより
、周辺機器に対する書き込み命令が実行されると遷移す
る周辺機器書き込み信号Ａの入力端子であり、端子５３
は、周辺機器書き込み信号Ｂの出力端子で、通常は周辺
機器等に接続されている。端子５２は、１度目の待ち時
間を必要とする周辺機器書き込み命令の終了時から、２
度目の待ち時間を必要とする周辺機器書き込み命令の開
始時迄の時間が、待ち時間設定部３に設定されている時
間よりも短い場合に、２度目の命令の終了延長をＣＰＵ
に対して要求する信号（ＷＡＩＴ信号等）Ｄの出力端子
で、通常はＣＰＵに接続されている。制御信号Ｃは、前
記のようにＣＰＵに対し命令の終了延長を行った場合に
、端子５３に出力される周辺機器書き込み信号Ｂの開始
時間位置を、待ち時間設定部３で設定した時間まで遅ら
せる制御信号である。
、周辺機器に対する書き込み命令が実行されると遷移す
る周辺機器書き込み信号Ａの入力端子であり、端子５３
は、周辺機器書き込み信号Ｂの出力端子で、通常は周辺
機器等に接続されている。端子５２は、１度目の待ち時
間を必要とする周辺機器書き込み命令の終了時から、２
度目の待ち時間を必要とする周辺機器書き込み命令の開
始時迄の時間が、待ち時間設定部３に設定されている時
間よりも短い場合に、２度目の命令の終了延長をＣＰＵ
に対して要求する信号（ＷＡＩＴ信号等）Ｄの出力端子
で、通常はＣＰＵに接続されている。制御信号Ｃは、前
記のようにＣＰＵに対し命令の終了延長を行った場合に
、端子５３に出力される周辺機器書き込み信号Ｂの開始
時間位置を、待ち時間設定部３で設定した時間まで遅ら
せる制御信号である。
【０００８】図２（ａ），（ｂ），（ｃ）および（ｄ）
は、図１の一実施例において、端子５１に、図２（ａ）
に示される周辺機器書込み信号Ａが入力された時の、端
子５３における周辺機器書込み信号Ｂ、制御信号Ｃ、お
よび端子５２における信号Ｄの状態遷移を示すタイミン
グ図である。図１，図２（ａ），（ｂ），（ｃ），およ
び（ｄ）において、端子５１，５３および５２における
各信号と制御信号Ｃは、通常は正電圧である。
は、図１の一実施例において、端子５１に、図２（ａ）
に示される周辺機器書込み信号Ａが入力された時の、端
子５３における周辺機器書込み信号Ｂ、制御信号Ｃ、お
よび端子５２における信号Ｄの状態遷移を示すタイミン
グ図である。図１，図２（ａ），（ｂ），（ｃ），およ
び（ｄ）において、端子５１，５３および５２における
各信号と制御信号Ｃは、通常は正電圧である。
【０００９】コンピュータのＣＰＵにより周辺機器に対
する書き込み命令が実行されると、端子５１の周辺機器
書き込み信号Ａの入力が、命令実行中だけ負電圧となる
。図（ａ），（ｂ），（ｃ）および（ｄ）において、ｔ
１ からｔ２ を１度目の待ち時間を必要とする周辺機
器への書き込み時間、ｔ３ からｔ４ を待ち時間を必
要としない周辺機器への書込み時間、ｔ５ からｔ８
を２度目の待ち時間を必要とする周辺機器への書き込み
時間とし、ｔ２ からｔ６ を１度目の待ち時間を必要
とする周辺機器への書き込み命令の終了時から、２度目
の待ち時間を必要とする周辺機器への書き込み命令の開
始時迄の確保しなければならない待ち時間とする。
する書き込み命令が実行されると、端子５１の周辺機器
書き込み信号Ａの入力が、命令実行中だけ負電圧となる
。図（ａ），（ｂ），（ｃ）および（ｄ）において、ｔ
１ からｔ２ を１度目の待ち時間を必要とする周辺機
器への書き込み時間、ｔ３ からｔ４ を待ち時間を必
要としない周辺機器への書込み時間、ｔ５ からｔ８
を２度目の待ち時間を必要とする周辺機器への書き込み
時間とし、ｔ２ からｔ６ を１度目の待ち時間を必要
とする周辺機器への書き込み命令の終了時から、２度目
の待ち時間を必要とする周辺機器への書き込み命令の開
始時迄の確保しなければならない待ち時間とする。
【００１０】端子５１に入力された、ｔ１ からｔ２
にわたる周辺機器書き込み信号Ａは、制御部１を通って
、そのまま周辺機器書き込み信号Ｂとして、端子５３に
出力される。ｔ２ のタイミングにおいて、命令判定部
２においては、今終了した周辺機器書き込み命令が、待
ち時間を必要とする命令であったことが判断され、待ち
時間設定部３に対して、待ち時間の経過の監視を開始さ
せる。 待ち時間設定部３においては、予め設定されている待ち
時間に対応して、ｔ２ からｔ６ までの間が待ち時間
であることを２度目の命令判定部４に伝達する。これに
より、２度目の命令判定部４においては、ｔ２ からｔ
６ の間のみ、端子５１からの周辺機器書き込み信号を
受付けられるようになる。ｔ３ からｔ４ の間は、ｔ
２ 以降の待ち時間内であっても、端子５３より、周辺
機器書き込み信号Ｂとしてそのまま出力される。ｔ２
以降の待ち時間内に、２度目の待ち時間を必要とする周
辺機器への書き込み命令が実行されて、ｔ５ において
、端子５１に周辺機器書き込み信号Ａが入力されると、
２度目の命令判定部４から出力されて制御部１に入力さ
れる制御信号Ｃが負電圧に転移されて、制御部１におい
ては、端子５３に出力されるはずの周辺機器書き込み信
号Ｂの負電圧となるタイミングが、待ち時間が終了する
ｔ６ まで遅らせられると同時に、端子５２における信
号Ｄを負電圧として、コンピュータのＣＰＵに対して、
現在実行中の命令の終了延長が要求される。なお、２度
目の周辺機器書き込み命令の終了時間ｔ８ においては
、同時に１度目の周辺機器書き込み命令の終了として、
待ち時間設定部３に対して、待ち時間の経過の監視を開
始させる。
にわたる周辺機器書き込み信号Ａは、制御部１を通って
、そのまま周辺機器書き込み信号Ｂとして、端子５３に
出力される。ｔ２ のタイミングにおいて、命令判定部
２においては、今終了した周辺機器書き込み命令が、待
ち時間を必要とする命令であったことが判断され、待ち
時間設定部３に対して、待ち時間の経過の監視を開始さ
せる。 待ち時間設定部３においては、予め設定されている待ち
時間に対応して、ｔ２ からｔ６ までの間が待ち時間
であることを２度目の命令判定部４に伝達する。これに
より、２度目の命令判定部４においては、ｔ２ からｔ
６ の間のみ、端子５１からの周辺機器書き込み信号を
受付けられるようになる。ｔ３ からｔ４ の間は、ｔ
２ 以降の待ち時間内であっても、端子５３より、周辺
機器書き込み信号Ｂとしてそのまま出力される。ｔ２
以降の待ち時間内に、２度目の待ち時間を必要とする周
辺機器への書き込み命令が実行されて、ｔ５ において
、端子５１に周辺機器書き込み信号Ａが入力されると、
２度目の命令判定部４から出力されて制御部１に入力さ
れる制御信号Ｃが負電圧に転移されて、制御部１におい
ては、端子５３に出力されるはずの周辺機器書き込み信
号Ｂの負電圧となるタイミングが、待ち時間が終了する
ｔ６ まで遅らせられると同時に、端子５２における信
号Ｄを負電圧として、コンピュータのＣＰＵに対して、
現在実行中の命令の終了延長が要求される。なお、２度
目の周辺機器書き込み命令の終了時間ｔ８ においては
、同時に１度目の周辺機器書き込み命令の終了として、
待ち時間設定部３に対して、待ち時間の経過の監視を開
始させる。
【００１１】以上の説明においては、一例として端子５
１，５３，５２の信号と制御信号Ｃを通常は正電圧とし
たが、負電圧としても同様の効果が得られる。また、例
として待ち時間を必要とする命令を、周辺機器書き込み
命令としたが、周辺機器読出し命令でも、メモリ書き込
み命令でも、メモリ読み出し命令でも、また、その他の
命令でも同様の効果が得られる。
１，５３，５２の信号と制御信号Ｃを通常は正電圧とし
たが、負電圧としても同様の効果が得られる。また、例
として待ち時間を必要とする命令を、周辺機器書き込み
命令としたが、周辺機器読出し命令でも、メモリ書き込
み命令でも、メモリ読み出し命令でも、また、その他の
命令でも同様の効果が得られる。
【００１２】
【発明の効果】以上説明したように、本発明は、待ち時
間を必要とする命令を連続的に実行しても、１度目の待
ち時間を必要とする命令の実行後において、必要な待ち
時間が経過する前に、２度目の待ち時間を必要とする命
令が実行された時においてのみ、その２度目の待ち時間
を必要とする命令の実行の開始を遅らせ、必要な待ち時
間を確保することができる。従って、コンピュータに実
行させるソフトウェアを作成する際に、待ち時間を必要
とする命令を連続的に使用しても、自動的に必要な待ち
時間が確保されるので、容易にソフトウェアの作成を行
なうことができるという効果がある。
間を必要とする命令を連続的に実行しても、１度目の待
ち時間を必要とする命令の実行後において、必要な待ち
時間が経過する前に、２度目の待ち時間を必要とする命
令が実行された時においてのみ、その２度目の待ち時間
を必要とする命令の実行の開始を遅らせ、必要な待ち時
間を確保することができる。従って、コンピュータに実
行させるソフトウェアを作成する際に、待ち時間を必要
とする命令を連続的に使用しても、自動的に必要な待ち
時間が確保されるので、容易にソフトウェアの作成を行
なうことができるという効果がある。
【図１】本発明の一実施例を示すブロック図である。
【図２】本発明の一実施例における各信号のタイミング
図である。
図である。
１ 制御部
２ 命令判定部
３ 待ち時間設定部
４ ２度目の命令判定部
Claims (1)
- 【請求項１】 命令信号Ａを入力し、特定の制御信号
Ｃを介して、ＣＰＵ（中央処理装置）に対して前記命令
信号Ａに対応する命令信号Ｂを出力するとともに、前記
ＣＰＵの周辺装置等に対して前記命令信号Ａに対応する
命令信号Ｄを出力する制御部と、前記命令信号Ｂを入力
して、当該命令信号Ｂが待ち時間を必要とする命令であ
ったか否かを判定する命令判定部と、前記命令判定部の
判定結果を受けて、当該命令信号が待ち時間を必要とす
る命令信号であった場合には、当該待ち時間の時間経過
を監視し、予め設定されている命令の待ち時間を参照し
て、待ち時間を必要とする２度目の命令信号Ａの開始ま
での待ち時間を設定する待ち時間設定部と、前記命令信
号Ａを入力して、当該命令信号Ａが待ち時間を必要とす
る２度目の命令信号であるか否かを判定し、当該命令信
号Ａが待ち時間を必要とする２度目の命令信号であり、
且つその命令実行開始時間が、前記待ち時間設定部にお
いて設定された待ち時間内にある場合には、前記２度目
の待ち時間を必要とする命令信号Ａの実行開始時間を遅
延させるように作用する前記特定の制御信号Ｃを出力す
る２度目の命令判定部と、を備えることを特徴とするＣ
ＰＵ制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4043291A JPH04278637A (ja) | 1991-03-07 | 1991-03-07 | Ｃｐｕ制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4043291A JPH04278637A (ja) | 1991-03-07 | 1991-03-07 | Ｃｐｕ制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04278637A true JPH04278637A (ja) | 1992-10-05 |
Family
ID=12580485
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4043291A Pending JPH04278637A (ja) | 1991-03-07 | 1991-03-07 | Ｃｐｕ制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04278637A (ja) |
-
1991
- 1991-03-07 JP JP4043291A patent/JPH04278637A/ja active Pending
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