JPH04280458A - 半導体集積回路装置、その製造方法および実装構造 - Google Patents
半導体集積回路装置、その製造方法および実装構造Info
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- JPH04280458A JPH04280458A JP3042158A JP4215891A JPH04280458A JP H04280458 A JPH04280458 A JP H04280458A JP 3042158 A JP3042158 A JP 3042158A JP 4215891 A JP4215891 A JP 4215891A JP H04280458 A JPH04280458 A JP H04280458A
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- H10W72/9413—Dispositions of bond pads on encapsulations
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- Wire Bonding (AREA)
- Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、半導体集積回路装置に
関し、特に、半導体チップを封止するパッケージおよび
その実装に適用して有効な技術に関するものである。
関し、特に、半導体チップを封止するパッケージおよび
その実装に適用して有効な技術に関するものである。
【０００２】
【従来の技術】近年、ＲＡＭ、ＲＯＭなどのメモリＬＳ
Ｉは、メモリ容量の大規模化に伴って半導体チップの面
積が著しく増大しているため、チップをＳＯＰ（Ｓｍａ
ｌｌ ＯｕｔｌｉｎｅＰａｃｋａｇｅ） 、ＳＯＪ（Ｓ
ｍａｌｌ Ｏｕｔｌｉｎｅ Ｊ−ｌｅａｄ ｐａｃｋａ
ｇｅ）などの表面実装形パッケージに封止し、これらの
パッケージの薄形化、小形化を実現することで実装密度
の向上を図っている。
Ｉは、メモリ容量の大規模化に伴って半導体チップの面
積が著しく増大しているため、チップをＳＯＰ（Ｓｍａ
ｌｌ ＯｕｔｌｉｎｅＰａｃｋａｇｅ） 、ＳＯＪ（Ｓ
ｍａｌｌ Ｏｕｔｌｉｎｅ Ｊ−ｌｅａｄ ｐａｃｋａ
ｇｅ）などの表面実装形パッケージに封止し、これらの
パッケージの薄形化、小形化を実現することで実装密度
の向上を図っている。
【０００３】一方、ゲートアレイやマイクロコンピュー
タなどの論理ＬＳＩは、多機能化、高速化の進行に伴っ
て外部端子（入出力端子、電源端子）の数が著しく増加
（多ピン化）しているため、ＱＦＰ（Ｑｕａｄ Ｆｌａ
ｔ Ｐａｃｋａｇｅ） などのパッケージの薄形化を実
現することで実装密度の向上を図っている。
タなどの論理ＬＳＩは、多機能化、高速化の進行に伴っ
て外部端子（入出力端子、電源端子）の数が著しく増加
（多ピン化）しているため、ＱＦＰ（Ｑｕａｄ Ｆｌａ
ｔ Ｐａｃｋａｇｅ） などのパッケージの薄形化を実
現することで実装密度の向上を図っている。
【０００４】論理ＬＳＩの実装方式としては、上記ＱＦ
Ｐの他、チップの最上層配線に接合したＣＣＢバンプを
介してチップを基板に実装するフリップチップ方式が知
られている。このフリップチップ方式については、例え
ばＩＢＭ社発行、「ＩＢＭジャーナル・オブ・リサーチ
・アンド・ディベロップメント、１３巻、Ｎｏ． ３（
ＩＢＭＪｏｕｒｎａｌ ｏｆ Ｒｅｓｅａｒｃｈ ａｎ
ｄ Ｄｅｖｅｌｏｐｍｅｎｔ， Ｖｏｌ．１３， Ｎｏ
．３） 」Ｐ２３９〜Ｐ２５０に記載がある。
Ｐの他、チップの最上層配線に接合したＣＣＢバンプを
介してチップを基板に実装するフリップチップ方式が知
られている。このフリップチップ方式については、例え
ばＩＢＭ社発行、「ＩＢＭジャーナル・オブ・リサーチ
・アンド・ディベロップメント、１３巻、Ｎｏ． ３（
ＩＢＭＪｏｕｒｎａｌ ｏｆ Ｒｅｓｅａｒｃｈ ａｎ
ｄ Ｄｅｖｅｌｏｐｍｅｎｔ， Ｖｏｌ．１３， Ｎｏ
．３） 」Ｐ２３９〜Ｐ２５０に記載がある。
【０００５】また、多ピンＬＳＩの実装方式としては、
ＴＡＢ（Ｔａｐｅ Ａｕｔｏｍａｔｅｄ Ｂｏｎｄｉｎ
ｇ）方式が知られている。 このＴＡＢ方式は、チップのボンディングパッド上にバ
リアメタルを介して形成されたＡｕのバンプと、ポリイ
ミド樹脂などの絶縁フィルムに形成したＣｕリードの一
端とを電気的に接続すると共に、上記Ｃｕリードの他端
を実装基板に電気的に接続する実装方式である。なお、
ＴＡＢ方式については、例えば特開昭６２−２０５６４
８号公報に記載がある。
ＴＡＢ（Ｔａｐｅ Ａｕｔｏｍａｔｅｄ Ｂｏｎｄｉｎ
ｇ）方式が知られている。 このＴＡＢ方式は、チップのボンディングパッド上にバ
リアメタルを介して形成されたＡｕのバンプと、ポリイ
ミド樹脂などの絶縁フィルムに形成したＣｕリードの一
端とを電気的に接続すると共に、上記Ｃｕリードの他端
を実装基板に電気的に接続する実装方式である。なお、
ＴＡＢ方式については、例えば特開昭６２−２０５６４
８号公報に記載がある。
【０００６】
【発明が解決しようとする課題】しかしながら、前記Ｓ
ＯＰ、ＳＯＪ、ＱＦＰなどの表面実装形パッケージは、
パッケージ本体の外部に突出したアウターリードを通じ
てチップと基板との電気的接続を取るため、アウターリ
ードの占有面積の分だけ実装密度が低下するという問題
がある。また、パッケージからのリード抜けを防止する
ためにパッケージ内のインナーリードの長さをある程度
確保しなければならず、これも実装密度を低下させる一
因になっている。
ＯＰ、ＳＯＪ、ＱＦＰなどの表面実装形パッケージは、
パッケージ本体の外部に突出したアウターリードを通じ
てチップと基板との電気的接続を取るため、アウターリ
ードの占有面積の分だけ実装密度が低下するという問題
がある。また、パッケージからのリード抜けを防止する
ためにパッケージ内のインナーリードの長さをある程度
確保しなければならず、これも実装密度を低下させる一
因になっている。
【０００７】さらに、表面実装形パッケージは、ワイヤ
を介してチップ、リード間を接続するワイヤボンディン
グ方式を採用しているため、パッケージの薄形化、小形
化、多ピン化には限界がある。また、パッケージ本体を
薄形化すると、これに伴ってリフロー半田付け時のクラ
ックなど、実装時の熱に起因する信頼性の低下が深刻な
問題となる。
を介してチップ、リード間を接続するワイヤボンディン
グ方式を採用しているため、パッケージの薄形化、小形
化、多ピン化には限界がある。また、パッケージ本体を
薄形化すると、これに伴ってリフロー半田付け時のクラ
ックなど、実装時の熱に起因する信頼性の低下が深刻な
問題となる。
【０００８】一方、前記フリップチップ方式は、表面実
装形パッケージに比べてチップの多ピン化、高密度実装
が容易に実現できる反面、チップと基板との熱膨張係数
差に起因する応力がＣＣＢバンプに加わり易い構造であ
るため、ＣＣＢバンプが破断したり、チップが割れたり
するなど、接続信頼性に問題がある。
装形パッケージに比べてチップの多ピン化、高密度実装
が容易に実現できる反面、チップと基板との熱膨張係数
差に起因する応力がＣＣＢバンプに加わり易い構造であ
るため、ＣＣＢバンプが破断したり、チップが割れたり
するなど、接続信頼性に問題がある。
【０００９】また、前記ＴＡＢ方式についても、前記Ｓ
ＯＰ、ＳＯＪ、ＱＦＰなどの表面実装形パッケージと同
様、アウターリードの占有面積の分だけ実装密度が低下
するという問題がある。
ＯＰ、ＳＯＪ、ＱＦＰなどの表面実装形パッケージと同
様、アウターリードの占有面積の分だけ実装密度が低下
するという問題がある。
【００１０】本発明は、上記した問題点に着目してなさ
れたものであり、その目的は、チップの実装密度を向上
させることのできる技術を提供することにある。
れたものであり、その目的は、チップの実装密度を向上
させることのできる技術を提供することにある。
【００１１】本発明の他の目的は、チップを多ピン化す
ることのできる技術を提供することにある。
ることのできる技術を提供することにある。
【００１２】本発明の他の目的は、チップと基板との間
の接続信頼性を向上させることのできる技術を提供する
ことにある。
の接続信頼性を向上させることのできる技術を提供する
ことにある。
【００１３】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【００１４】
【課題を解決するための手段】本発明による半導体集積
回路装置は、複数の回路素子を形成したチップの主面に
ゴム状弾性体からなる複数の突起を設け、チップの主面
に形成したリード配線の一端をチップの主面のパッドに
接続すると共に、その他端を上記突起の頂部に延在した
構造を有する。
回路装置は、複数の回路素子を形成したチップの主面に
ゴム状弾性体からなる複数の突起を設け、チップの主面
に形成したリード配線の一端をチップの主面のパッドに
接続すると共に、その他端を上記突起の頂部に延在した
構造を有する。
【００１５】また、上記半導体集積回路装置において、
パッドおよび突起の少なくとも一方を回路素子上に配置
した構造を有する。
パッドおよび突起の少なくとも一方を回路素子上に配置
した構造を有する。
【００１６】
【作用】上記した手段によれば、パッケージ本体の表面
に形成したリード配線を通じてチップと基板との電気的
接続を取ることにより、パッケージ本体の外部に突出し
たリードを通じてチップと基板との電気的接続を取る従
来の表面実装形パッケージよりも実装密度を向上させる
ことができる。
に形成したリード配線を通じてチップと基板との電気的
接続を取ることにより、パッケージ本体の外部に突出し
たリードを通じてチップと基板との電気的接続を取る従
来の表面実装形パッケージよりも実装密度を向上させる
ことができる。
【００１７】上記した手段によれば、突起をゴム状弾性
体で構成したことにより、チップと基板との熱膨張係数
差に起因する応力がこの突起で吸収、緩和されるため、
チップと基板との間の接続信頼性が向上し、かつ半田付
け時の熱に起因するパッケージ本体やチップのクラック
が防止される。
体で構成したことにより、チップと基板との熱膨張係数
差に起因する応力がこの突起で吸収、緩和されるため、
チップと基板との間の接続信頼性が向上し、かつ半田付
け時の熱に起因するパッケージ本体やチップのクラック
が防止される。
【００１８】上記した手段によれば、パッケージ本体に
開孔した接続孔を通じてリード配線とチップのパッドと
を直結したことにより、ワイヤを介してチップ、リード
間を接続するワイヤボンディング方式に比べてパッケー
ジの薄形化、小形化が容易になる。
開孔した接続孔を通じてリード配線とチップのパッドと
を直結したことにより、ワイヤを介してチップ、リード
間を接続するワイヤボンディング方式に比べてパッケー
ジの薄形化、小形化が容易になる。
【００１９】上記した手段によれば、回路素子上にパッ
ドを配置し、このパッドにリード配線の一端を接続する
ことにより、チップ内部の配線長を短くすることができ
るので、高速ＬＳＩに好適なパッケージを提供すること
ができる。また、パッドの形成領域の分だけチップを小
形化することができる。
ドを配置し、このパッドにリード配線の一端を接続する
ことにより、チップ内部の配線長を短くすることができ
るので、高速ＬＳＩに好適なパッケージを提供すること
ができる。また、パッドの形成領域の分だけチップを小
形化することができる。
【００２０】上記した手段によれば、回路素子上に突起
を配置することにより、チップとほぼ同一寸法の半導体
集積回路装置が得られるので、チップの実装密度を向上
させることができる。
を配置することにより、チップとほぼ同一寸法の半導体
集積回路装置が得られるので、チップの実装密度を向上
させることができる。
【００２１】以下、本発明を実施例により説明する。な
お、実施例を説明するための全図において、同一の機能
を有するものは同一の符号を付け、その繰り返しの説明
は省略する。
お、実施例を説明するための全図において、同一の機能
を有するものは同一の符号を付け、その繰り返しの説明
は省略する。
【００２２】
【実施例】図３は、本実施例による半導体集積回路装置
の斜視図、図４は、その長辺方向の正面図、図５は、同
じく短辺方向の正面図である。
の斜視図、図４は、その長辺方向の正面図、図５は、同
じく短辺方向の正面図である。
【００２３】この半導体集積回路装置のパッケージ本体
１は、ゴム状弾性体からなり、その下面の両端には、短
辺方向に沿って所定数の突起２が一定の間隔で配置され
ている。これらの突起２は、パッケージ本体１と同一材
質のゴム状弾性体からなり、パッケージ本体１と一体成
形されている。
１は、ゴム状弾性体からなり、その下面の両端には、短
辺方向に沿って所定数の突起２が一定の間隔で配置され
ている。これらの突起２は、パッケージ本体１と同一材
質のゴム状弾性体からなり、パッケージ本体１と一体成
形されている。
【００２４】上記それぞれの突起２の頂部には、この半
導体集積回路装置の外部端子（入出力端子および電源端
子）を構成するリード配線３の一端が延在している。上
記リード配線３の他端は、突起２の側壁を経てパッケー
ジ本体１の下面の中心方向に延在している。リード配線
３は、例えば下層がＣｕの蒸着膜、中間層がＣｕのメッ
キ膜、表面がＡｕのメッキ膜でそれぞれ構成された複合
金属膜からなる。
導体集積回路装置の外部端子（入出力端子および電源端
子）を構成するリード配線３の一端が延在している。上
記リード配線３の他端は、突起２の側壁を経てパッケー
ジ本体１の下面の中心方向に延在している。リード配線
３は、例えば下層がＣｕの蒸着膜、中間層がＣｕのメッ
キ膜、表面がＡｕのメッキ膜でそれぞれ構成された複合
金属膜からなる。
【００２５】上記パッケージ本体１の内部には、図３〜
図５では図示しない半導体チップ４が封止されている。 上記チップ４は、例えばＤＲＡＭ、ＳＲＡＭなどのメモ
リＬＳＩを形成したシリコン単結晶からなり、その主面
（回路素子成面）がパッケージ本体１の突起２形成面を
向いた状態で封止されている。
図５では図示しない半導体チップ４が封止されている。 上記チップ４は、例えばＤＲＡＭ、ＳＲＡＭなどのメモ
リＬＳＩを形成したシリコン単結晶からなり、その主面
（回路素子成面）がパッケージ本体１の突起２形成面を
向いた状態で封止されている。
【００２６】図１は、上記パッケージ本体１の下面の端
部を拡大して示す破断斜視図、図２は、同じく断面図で
ある。
部を拡大して示す破断斜視図、図２は、同じく断面図で
ある。
【００２７】パッケージ本体１に設けられた突起２は、
例えば頂部が長方形で、パッケージ本体１の中心側の側
壁に傾斜が設けられた角錐台形をなしており、その頂部
の短辺の長さは、例えば２００μｍ程度、隣り合う突起
２，２同士の隙間は、例えば３００μｍ程度である。す
なわち、突起２は、５００μｍ程度のピッチでパッケー
ジ本体１の短辺方向に沿って配列されている。
例えば頂部が長方形で、パッケージ本体１の中心側の側
壁に傾斜が設けられた角錐台形をなしており、その頂部
の短辺の長さは、例えば２００μｍ程度、隣り合う突起
２，２同士の隙間は、例えば３００μｍ程度である。す
なわち、突起２は、５００μｍ程度のピッチでパッケー
ジ本体１の短辺方向に沿って配列されている。
【００２８】上記それぞれの突起２の近傍のパッケージ
本体１には、接続孔５が開孔されており、接続孔５の内
部には、前記リード配線３が埋込まれている。また、上
記接続孔５の底部には、チップ４の表面保護膜（パッシ
ベーション膜）６を開孔して形成したパッド７が露出し
ており、これにより、パッド７とリード配線３とが電気
的に接続されている。上記パッド７は、チップ４の回路
素子に接続されたＡｌ配線８からなる。また、上記チッ
プ４の主面は、突起２と同一材料のゴム状弾性体で覆わ
れており、このゴム状弾性体でチップ４の主面が保護さ
れるようになっている。
本体１には、接続孔５が開孔されており、接続孔５の内
部には、前記リード配線３が埋込まれている。また、上
記接続孔５の底部には、チップ４の表面保護膜（パッシ
ベーション膜）６を開孔して形成したパッド７が露出し
ており、これにより、パッド７とリード配線３とが電気
的に接続されている。上記パッド７は、チップ４の回路
素子に接続されたＡｌ配線８からなる。また、上記チッ
プ４の主面は、突起２と同一材料のゴム状弾性体で覆わ
れており、このゴム状弾性体でチップ４の主面が保護さ
れるようになっている。
【００２９】このように、本実施例の半導体集積回路装
置は、外部端子を構成するリード配線３の一端をゴム状
弾性体からなるパッケージ本体１の下面に設けた突起２
の頂部に延在し、リード配線３の他端をパッケージ本体
１に開孔した接続孔５を通じてチップ４のパッド７に接
続したパッケージ構造を有している。
置は、外部端子を構成するリード配線３の一端をゴム状
弾性体からなるパッケージ本体１の下面に設けた突起２
の頂部に延在し、リード配線３の他端をパッケージ本体
１に開孔した接続孔５を通じてチップ４のパッド７に接
続したパッケージ構造を有している。
【００３０】図６は、上記パッド７の近傍の断面図であ
る。例えばｐ形のシリコン単結晶からなるチップ４の主
面には、抵抗Ｒ、ｎチャネル形ＭＩＳＦＥＴＱ１ 、ｐ
チャネル形ＭＩＳＦＥＴＱ２ などの回路素子が形成さ
れている。上記抵抗Ｒ、ｎチャネル形ＭＩＳＦＥＴＱ１
およびｐチャネル形ＭＩＳＦＥＴＱ２ は、例えばメ
モリＬＳＩの入力回路を構成している。
る。例えばｐ形のシリコン単結晶からなるチップ４の主
面には、抵抗Ｒ、ｎチャネル形ＭＩＳＦＥＴＱ１ 、ｐ
チャネル形ＭＩＳＦＥＴＱ２ などの回路素子が形成さ
れている。上記抵抗Ｒ、ｎチャネル形ＭＩＳＦＥＴＱ１
およびｐチャネル形ＭＩＳＦＥＴＱ２ は、例えばメ
モリＬＳＩの入力回路を構成している。
【００３１】上記抵抗Ｒは、例えばｎ形半導体領域９ａ
からなる。また、ｎチャネル形ＭＩＳＦＥＴＱ１ は、
ソース、ドレインを構成する一対のｎ形半導体領域９ｂ
および多結晶シリコンなどにより構成されたゲート電極
１０からなり、ｐチャネル形ＭＩＳＦＥＴＱ２ は、ソ
ース、ドレインを構成する一対のｐ形半導体領域１１お
よびゲート電極１０からなる。抵抗Ｒおよびｎチャネル
形ＭＩＳＦＥＴＱ１ の一対のｎ形半導体領域９ｂは、
ｐ形シリコンの主面にそれぞれ形成され、ｐチャネル形
ＭＩＳＦＥＴＱ２ の一対のｐ形半導体領域１１は、ｎ
形ウエル１２の主面に形成されている。
からなる。また、ｎチャネル形ＭＩＳＦＥＴＱ１ は、
ソース、ドレインを構成する一対のｎ形半導体領域９ｂ
および多結晶シリコンなどにより構成されたゲート電極
１０からなり、ｐチャネル形ＭＩＳＦＥＴＱ２ は、ソ
ース、ドレインを構成する一対のｐ形半導体領域１１お
よびゲート電極１０からなる。抵抗Ｒおよびｎチャネル
形ＭＩＳＦＥＴＱ１ の一対のｎ形半導体領域９ｂは、
ｐ形シリコンの主面にそれぞれ形成され、ｐチャネル形
ＭＩＳＦＥＴＱ２ の一対のｐ形半導体領域１１は、ｎ
形ウエル１２の主面に形成されている。
【００３２】上記抵抗Ｒには、絶縁膜１３に開孔された
接続孔１４を通じて一対のＡｌ配線８，８が接続されて
いる。上記一対のＡｌ配線８，８の一方は、パッド７お
よび接続孔５を通じて入力信号用のリード配線３に接続
されており、もう一方のＡｌ配線８は、ｎチャネル形Ｍ
ＩＳＦＥＴＱ１ およびｐチャネル形ＭＩＳＦＥＴＱ２
のそれぞれのゲート電極１０に接続されている。すな
わち、リード配線３は、接続孔５、パッド７、Ａｌ配線
８および抵抗Ｒを通じてメモリＬＳＩの入力回路に接続
されている。
接続孔１４を通じて一対のＡｌ配線８，８が接続されて
いる。上記一対のＡｌ配線８，８の一方は、パッド７お
よび接続孔５を通じて入力信号用のリード配線３に接続
されており、もう一方のＡｌ配線８は、ｎチャネル形Ｍ
ＩＳＦＥＴＱ１ およびｐチャネル形ＭＩＳＦＥＴＱ２
のそれぞれのゲート電極１０に接続されている。すな
わち、リード配線３は、接続孔５、パッド７、Ａｌ配線
８および抵抗Ｒを通じてメモリＬＳＩの入力回路に接続
されている。
【００３３】次に、本実施例の半導体集積回路装置の製
造方法の一例を図７〜図１０を用いて説明する。
造方法の一例を図７〜図１０を用いて説明する。
【００３４】まず、図７に示すように、チップ４をゴム
状弾性体のパッケージ本体１で封止する。チップ４の封
止は、例えば射出成形法により行う。ゴム状弾性体とし
ては、例えばシリコーンゴムなど、弾性率が１００ＭＰ
ａまたはそれ以下の軟質な組成のものを使用する。パッ
ケージ本体１は、その両端が中央部よりも肉厚となって
おり、この肉厚部の厚さは、例えば１ｍｍ程度である。 また、パッケージ本体１の肉厚部と中央部との段差部に
は、傾斜を設けておく。
状弾性体のパッケージ本体１で封止する。チップ４の封
止は、例えば射出成形法により行う。ゴム状弾性体とし
ては、例えばシリコーンゴムなど、弾性率が１００ＭＰ
ａまたはそれ以下の軟質な組成のものを使用する。パッ
ケージ本体１は、その両端が中央部よりも肉厚となって
おり、この肉厚部の厚さは、例えば１ｍｍ程度である。 また、パッケージ本体１の肉厚部と中央部との段差部に
は、傾斜を設けておく。
【００３５】次に、図８に示すように、パッケージ本体
１の一部を開孔してチップ４のパッド７に達する接続孔
５を形成する。続いて、図９に示すように、パッケージ
本体１の表面にリード配線用の金属膜１５を堆積し、上
記金属膜１５を接続孔５の内部に埋込んでチップ４のパ
ッド７と金属膜１５とを電気的に接続する。金属膜１５
は、少なくともパッケージ本体１の両端から接続孔５ま
でを覆うように堆積する。パッケージ本体１の肉厚部と
中央部との段差部には、傾斜が設けてあるので、この段
差部で金属膜１５の被覆性が低下することはない。
１の一部を開孔してチップ４のパッド７に達する接続孔
５を形成する。続いて、図９に示すように、パッケージ
本体１の表面にリード配線用の金属膜１５を堆積し、上
記金属膜１５を接続孔５の内部に埋込んでチップ４のパ
ッド７と金属膜１５とを電気的に接続する。金属膜１５
は、少なくともパッケージ本体１の両端から接続孔５ま
でを覆うように堆積する。パッケージ本体１の肉厚部と
中央部との段差部には、傾斜が設けてあるので、この段
差部で金属膜１５の被覆性が低下することはない。
【００３６】上記金属膜１５は、例えば膜厚１μｍ程度
のＣｕの蒸着膜、膜厚１０μｍ程度のＣｕのメッキ膜、
膜厚１〜２μｍ程度のＡｕのメッキ膜を順次堆積した複
合金属膜からなる。Ｃｕの蒸着膜は、Ｃｕのメッキ膜を
電気メッキ法により堆積する際の電極となる。Ｃｕのメ
ッキ膜は、パッケージ本体１を基板に半田付けする際の
半田の濡れ性を良くするためのものであり、Ａｕのメッ
キ膜は、Ｃｕのメッキ膜の腐食を防止するためのもので
ある。なお、上記Ａｕのメッキ膜に代えて半田メッキ膜
を使用してもよい。
のＣｕの蒸着膜、膜厚１０μｍ程度のＣｕのメッキ膜、
膜厚１〜２μｍ程度のＡｕのメッキ膜を順次堆積した複
合金属膜からなる。Ｃｕの蒸着膜は、Ｃｕのメッキ膜を
電気メッキ法により堆積する際の電極となる。Ｃｕのメ
ッキ膜は、パッケージ本体１を基板に半田付けする際の
半田の濡れ性を良くするためのものであり、Ａｕのメッ
キ膜は、Ｃｕのメッキ膜の腐食を防止するためのもので
ある。なお、上記Ａｕのメッキ膜に代えて半田メッキ膜
を使用してもよい。
【００３７】次に、例えばダイシングなどの機械加工に
より、パッケージ本体１の端部から中心方向に図１０に
示すような切り込み１６を入れて前記突起２およびリー
ド配線３を形成することにより、本実施例の半導体集積
回路装置が完成する。
より、パッケージ本体１の端部から中心方向に図１０に
示すような切り込み１６を入れて前記突起２およびリー
ド配線３を形成することにより、本実施例の半導体集積
回路装置が完成する。
【００３８】図１１は、本実施例の半導体集積回路装置
を基板１７に実装した状態を示している。基板１７は、
例えばその主面にＣｕからなる電極１８を設けたエポキ
シ系樹脂、ポリイミド系樹脂などの合成樹脂からなる。 この基板１７に本実施例の半導体集積回路装置を実装す
るには、ＳＯＰ、ＳＯＪなどの表面実装形パッケージと
同様、半田リフロー法を利用する。すなわち、基板１７
の電極１８上にクリーム状の半田１９を印刷した後、パ
ッケージ本体１の突起２の頂部を電極１８上に位置合わ
せし、赤外線などを用いて半田１９をその融点以上に加
熱する。
を基板１７に実装した状態を示している。基板１７は、
例えばその主面にＣｕからなる電極１８を設けたエポキ
シ系樹脂、ポリイミド系樹脂などの合成樹脂からなる。 この基板１７に本実施例の半導体集積回路装置を実装す
るには、ＳＯＰ、ＳＯＪなどの表面実装形パッケージと
同様、半田リフロー法を利用する。すなわち、基板１７
の電極１８上にクリーム状の半田１９を印刷した後、パ
ッケージ本体１の突起２の頂部を電極１８上に位置合わ
せし、赤外線などを用いて半田１９をその融点以上に加
熱する。
【００３９】なお、上記半導体集積回路装置は、パッケ
ージ本体１の短辺方向に沿って突起２を配列したが、パ
ッケージ本体１の長辺方向に沿って突起２を配列するこ
ともできる。突起２をパッケージ本体１の短辺方向に沿
って配列するか、長辺方向に沿って配列するかは、ＳＯ
Ｐ、ＳＯＪなどの表面実装形パッケージの場合と同様、
パッケージ本体１に封止されるチップ４のパッド７の配
列によって決める。
ージ本体１の短辺方向に沿って突起２を配列したが、パ
ッケージ本体１の長辺方向に沿って突起２を配列するこ
ともできる。突起２をパッケージ本体１の短辺方向に沿
って配列するか、長辺方向に沿って配列するかは、ＳＯ
Ｐ、ＳＯＪなどの表面実装形パッケージの場合と同様、
パッケージ本体１に封止されるチップ４のパッド７の配
列によって決める。
【００４０】このように、本実施例によれば、下記のよ
うな効果を得ることができる。
うな効果を得ることができる。
【００４１】（１）．パッケージ本体１の表面に形成し
たリード配線３を通じてチップ４と基板１７との電気的
接続を取るようにしたので、パッケージ本体の外部に突
出したリードを通じてチップと基板との電気的接続を取
る従来の表面実装形パッケージよりも実装密度を向上さ
せることができる。
たリード配線３を通じてチップ４と基板１７との電気的
接続を取るようにしたので、パッケージ本体の外部に突
出したリードを通じてチップと基板との電気的接続を取
る従来の表面実装形パッケージよりも実装密度を向上さ
せることができる。
【００４２】（２）．パッケージ本体１および突起２を
ゴム状弾性体で構成したことにより、チップ４と基板１
７との熱膨張係数差に起因する応力をパッケージ本体１
および突起２が吸収、緩和するので、チップ４と基板１
７との間の接続信頼性が向上する。
ゴム状弾性体で構成したことにより、チップ４と基板１
７との熱膨張係数差に起因する応力をパッケージ本体１
および突起２が吸収、緩和するので、チップ４と基板１
７との間の接続信頼性が向上する。
【００４３】また、半田付け時の熱に起因するパッケー
ジ本体１やチップ４のクラックを防止することもできる
。
ジ本体１やチップ４のクラックを防止することもできる
。
【００４４】（３）．パッケージ本体１に開孔した接続
孔５を通じてリード配線３とチップ４のパッド７とを直
結したことにより、ワイヤを介してチップ、リード間を
接続する従来のワイヤボンディング方式に比べてパッケ
ージを薄形化、小形化することができる。
孔５を通じてリード配線３とチップ４のパッド７とを直
結したことにより、ワイヤを介してチップ、リード間を
接続する従来のワイヤボンディング方式に比べてパッケ
ージを薄形化、小形化することができる。
【００４５】図１２は、本発明の半導体集積回路装置の
他の実施例を示すパッケージ本体１の端部の断面図であ
る。
他の実施例を示すパッケージ本体１の端部の断面図であ
る。
【００４６】前記実施例は、パッケージ本体１と突起２
とを同一材質のゴム状弾性体で一体成形した構成になっ
ているが、この実施例は、ゴム状弾性体からなるパッケ
ージ本体１にゴム状弾性体からなる導電性の突起２を接
続した構成になっている。導電性の突起２は、例えば導
電性接着剤２０を介してパッケージ本体１に接着し、こ
れにより、パッケージ本体１の表面に形成したリード配
線３と突起２とを電気的に接続する。なお、上記突起２
には、パッケージ本体１の中心側の側壁に傾斜を設ける
必要はない。
とを同一材質のゴム状弾性体で一体成形した構成になっ
ているが、この実施例は、ゴム状弾性体からなるパッケ
ージ本体１にゴム状弾性体からなる導電性の突起２を接
続した構成になっている。導電性の突起２は、例えば導
電性接着剤２０を介してパッケージ本体１に接着し、こ
れにより、パッケージ本体１の表面に形成したリード配
線３と突起２とを電気的に接続する。なお、上記突起２
には、パッケージ本体１の中心側の側壁に傾斜を設ける
必要はない。
【００４７】導電性の突起２を設けた上記半導体集積回
路装置を基板に実装するには、例えば導電性接着剤を用
いる。すなわち、基板の電極または突起２の頂部に導電
性接着剤を印刷した後、突起２の頂部を電極上に位置合
わせし、加熱により導電性接着剤を硬化させる。
路装置を基板に実装するには、例えば導電性接着剤を用
いる。すなわち、基板の電極または突起２の頂部に導電
性接着剤を印刷した後、突起２の頂部を電極上に位置合
わせし、加熱により導電性接着剤を硬化させる。
【００４８】図１３は、本発明の半導体集積回路装置の
さらに他の実施例を示すパッケージ本体１の斜視図であ
る。
さらに他の実施例を示すパッケージ本体１の斜視図であ
る。
【００４９】前記実施例は、メモリＬＳＩを形成したチ
ップ４をパッケージ本体１に封止したが、この実施例は
、ゲートアレイなどの論理ＬＳＩを形成したチップをパ
ッケージ本体１に封止している。この場合は、パッケー
ジ本体１の四辺に沿って突起２を配列することにより、
ＱＦＰ同様、多ピンのパッケージを提供することができ
る。
ップ４をパッケージ本体１に封止したが、この実施例は
、ゲートアレイなどの論理ＬＳＩを形成したチップをパ
ッケージ本体１に封止している。この場合は、パッケー
ジ本体１の四辺に沿って突起２を配列することにより、
ＱＦＰ同様、多ピンのパッケージを提供することができ
る。
【００５０】また、本発明によれば、図１４に示すよう
に、パッケージ本体１の端部のみならず、その中心部に
も突起２および配線３を形成することができるので、Ｑ
ＦＰよりもさらに多ピンのパッケージを提供することが
できる。この場合は、チップ４のパッド７を回路素子の
直上に配置し、このパッド７の上に接続孔５を設け、さ
らにこの接続孔５のに突起を設ける。
に、パッケージ本体１の端部のみならず、その中心部に
も突起２および配線３を形成することができるので、Ｑ
ＦＰよりもさらに多ピンのパッケージを提供することが
できる。この場合は、チップ４のパッド７を回路素子の
直上に配置し、このパッド７の上に接続孔５を設け、さ
らにこの接続孔５のに突起を設ける。
【００５１】また、この場合は、パッド７をチップ４の
周辺部に配置する場合に比べてチップ４の内部の配線長
が短くなるので、高速ＬＳＩに好適なパッケージを提供
することができる。本発明は、パッケージ本体１に開孔
した接続孔５を通じてリード配線３をチップ４のパッド
７に接続しているので、パッド７を回路素子の直上に配
置した場合でも、ワイヤボンディング方式のように衝撃
荷重や超音波振動によってパッド直下の回路素子が劣化
する虞れはない。
周辺部に配置する場合に比べてチップ４の内部の配線長
が短くなるので、高速ＬＳＩに好適なパッケージを提供
することができる。本発明は、パッケージ本体１に開孔
した接続孔５を通じてリード配線３をチップ４のパッド
７に接続しているので、パッド７を回路素子の直上に配
置した場合でも、ワイヤボンディング方式のように衝撃
荷重や超音波振動によってパッド直下の回路素子が劣化
する虞れはない。
【００５２】図１５は、本発明の半導体集積回路装置の
さらに他の実施例を示すパッケージ本体１の長辺方向の
正面図であり、図１６は、このパッケージ本体１の要部
断面図である。
さらに他の実施例を示すパッケージ本体１の長辺方向の
正面図であり、図１６は、このパッケージ本体１の要部
断面図である。
【００５３】本実施例では、Ａｌ配線８の上層に第二層
目のＡｌ配線２１を形成し、配線を多層化することでパ
ッド７を回路素子上に配置したものである。また、これ
に伴い、突起２も回路素子上に配置してある。
目のＡｌ配線２１を形成し、配線を多層化することでパ
ッド７を回路素子上に配置したものである。また、これ
に伴い、突起２も回路素子上に配置してある。
【００５４】本実施例によれば、パッド７を回路素子上
に配置したことにより、パッド領域を削減することがで
きるので、チップ４を小形化することができる。また、
突起２を回路素子上に配置したことにより、パッケージ
本体１の外径寸法をチップ４の外径寸法とほぼ同程度ま
で縮小することができるので、チップ４の実装密度をよ
り向上させることができる。
に配置したことにより、パッド領域を削減することがで
きるので、チップ４を小形化することができる。また、
突起２を回路素子上に配置したことにより、パッケージ
本体１の外径寸法をチップ４の外径寸法とほぼ同程度ま
で縮小することができるので、チップ４の実装密度をよ
り向上させることができる。
【００５５】以上、本発明者によってなされた発明を実
施例に基づき具体的に説明したが、本発明は前記実施例
に限定されるものではなく、その要旨を逸脱しない範囲
で種々変更可能であることはいうまでもない。
施例に基づき具体的に説明したが、本発明は前記実施例
に限定されるものではなく、その要旨を逸脱しない範囲
で種々変更可能であることはいうまでもない。
【００５６】例えば突起の形状は、前記実施例の形状に
限定されるものではない。また、パッケージ本体および
突起を構成するゴム状弾性体は、シリコーンゴムなどに
限定されるものではない。
限定されるものではない。また、パッケージ本体および
突起を構成するゴム状弾性体は、シリコーンゴムなどに
限定されるものではない。
【００５７】
【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下の通りである。
表的なものによって得られる効果を簡単に説明すれば、
以下の通りである。
【００５８】（１）． パッケージ本体の表面に形成
したリード配線を通じてチップと基板との電気的接続を
取るようにしたので、パッケージ本体の外部に突出した
リードを通じてチップと基板との電気的接続を取る従来
の表面実装形パッケージよりも実装密度を向上させるこ
とができる。
したリード配線を通じてチップと基板との電気的接続を
取るようにしたので、パッケージ本体の外部に突出した
リードを通じてチップと基板との電気的接続を取る従来
の表面実装形パッケージよりも実装密度を向上させるこ
とができる。
【００５９】（２）．パッケージ本体および突起をゴム
状弾性体で構成したことにより、チップと基板との熱膨
張係数差に起因する応力がパッケージ本体および突起に
より吸収、緩和され、チップと基板との間の接続信頼性
が向上する。また、半田付け時の熱に起因するパッケー
ジ本体やチップのクラックを防止することができる。
状弾性体で構成したことにより、チップと基板との熱膨
張係数差に起因する応力がパッケージ本体および突起に
より吸収、緩和され、チップと基板との間の接続信頼性
が向上する。また、半田付け時の熱に起因するパッケー
ジ本体やチップのクラックを防止することができる。
【００６０】（３）．パッケージ本体に開孔した接続孔
を通じてリード配線とチップのパッドとを直結したこと
により、ワイヤを介してチップ、リード間を接続するワ
イヤボンディング方式に比べてパッケージの薄形化、小
形化が容易になる。
を通じてリード配線とチップのパッドとを直結したこと
により、ワイヤを介してチップ、リード間を接続するワ
イヤボンディング方式に比べてパッケージの薄形化、小
形化が容易になる。
【００６１】（４）．回路素子の直上にパッドを配置し
、このパッドにリード配線の一端を接続したことにより
、チップ内部の配線長を短くすることができるので、高
速ＬＳＩに好適なパッケージを提供することができる。
、このパッドにリード配線の一端を接続したことにより
、チップ内部の配線長を短くすることができるので、高
速ＬＳＩに好適なパッケージを提供することができる。
【００６２】（５）．回路素子の直上に配置したパッド
の上に接続孔を設け、この接続孔の近傍に突起を設ける
ことにより、パッケージの多ピン化が容易になる。
の上に接続孔を設け、この接続孔の近傍に突起を設ける
ことにより、パッケージの多ピン化が容易になる。
【図１】本発明の一実施例である半導体集積回路装置の
要部を拡大して示す破断斜視図である。
要部を拡大して示す破断斜視図である。
【図２】この半導体集積回路装置の要部を拡大して示す
断面図である。
断面図である。
【図３】この半導体集積回路装置の斜視図である。
【図４】この半導体集積回路装置の長辺方向の正面図で
ある。
ある。
【図５】この半導体集積回路装置の短辺方向の正面図で
ある。
ある。
【図６】この半導体集積回路装置の部分断面図である。
【図７】この半導体集積回路装置の製造方法の一部を示
す斜視図である。
す斜視図である。
【図８】この半導体集積回路装置の製造方法の一部を示
す斜視図である。
す斜視図である。
【図９】この半導体集積回路装置の製造方法の一部を示
す斜視図である。
す斜視図である。
【図１０】この半導体集積回路装置の製造方法の一部を
示す斜視図である。
示す斜視図である。
【図１１】この半導体集積回路装置の実装構造を示す正
面図である。
面図である。
【図１２】本発明の他の実施例である半導体集積回路装
置の要部を拡大して示す断面図である。
置の要部を拡大して示す断面図である。
【図１３】本発明のさらに他の実施例である半導体集積
回路装置の斜視図である。
回路装置の斜視図である。
【図１４】本発明のさらに他の実施例である半導体集積
回路装置の長辺方向の正面図である。
回路装置の長辺方向の正面図である。
【図１５】本発明のさらに他の実施例である半導体集積
回路装置の長辺方向の正面図である。
回路装置の長辺方向の正面図である。
【図１６】この半導体集積回路装置の要部を拡大して示
す断面図である。
す断面図である。
１ パッケージ本体
２ 突起
３ リード配線
４ 半導体チップ
５ 接続孔
６ 表面保護膜（パッシベーション膜）７ パッド
８ Ａｌ配線
９ａ ｎ形半導体領域
９ｂ ｎ形半導体領域
１０ ゲート電極
１１ ｐ形半導体領域
１２ ｎ形ウエル
１３ 絶縁膜
１４ 接続孔
１５ 金属膜
１６ 切り込み
１７ 基板
１８ 電極
１９ 半田
２０ 導電性接着剤
２１ Ａｌ配線
Ｑ１ ｎチャネル形ＭＩＳＦＥＴ
Ｑ２ ｐチャネル形ＭＩＳＦＥＴ
Ｒ 抵抗
Claims (9)
- 【請求項１】 主面に複数の回路素子が形成された半
導体チップと、前記半導体チップの主面上に設けられた
ゴム状弾性体からなる突起部と、前記半導体チップの主
面上に形成され、その一端が前記半導体チップのパッド
に接続されると共に、その他端が前記突起の頂部に延在
したリード配線とを有することを特徴とする半導体集積
回路装置。 - 【請求項２】 前記ゴム状弾性体の弾性率は、１００
ＭＰａまたはそれ以下であることを特徴とする請求項１
記載の半導体集積回路装置。 - 【請求項３】 前記突起を回路素子上に設けたことを
特徴とする請求項１記載の半導体集積回路装置。 - 【請求項４】 前記パッドを回路素子上に設けたこと
を特徴とする請求項１記載の半導体集積回路装置。 - 【請求項５】 ゴム状弾性体からなるパッケージ本体
に半導体チップを封止し、前記パッケージ本体の表面に
形成したリード配線の一端を前記パッケージ本体に開孔
した接続孔を通じて前記半導体チップのパッドに接続す
るとともに、前記リード配線の他端を前記パッケージ本
体の表面に設けたゴム状弾性体からなる導電性の突起に
接続したことを特徴とする半導体集積回路装置。 - 【請求項６】 表面に突起を設けたゴム状弾性体から
なるパッケージ本体に半導体チップを封止する工程と、
前記パッケージ本体の一部を開孔して前記半導体チップ
のパッドに達する接続孔を形成する工程と、前記パッケ
ージ本体の表面にリード配線用の導電膜を堆積する工程
と、前記パッケージ本体およびその表面の導電膜に所定
数の切り込みを形成することにより、一端が前記接続孔
を通じて前記半導体チップのパッドに接続され、他端が
前記突起の頂部に延在するリード配線を形成する工程と
を有することを特徴とする請求項１、２、３または４記
載の半導体集積回路装置の製造方法。 - 【請求項７】 前記突起の側壁に傾斜部を設けること
を特徴とする請求項６記載の半導体集積回路装置の製造
方法。 - 【請求項８】 前記突起の頂部のリード配線と基板の
電極とを半田により接続したことを特徴とする請求項１
、２、３または４記載の半導体集積回路装置の実装構造
。 - 【請求項９】 前記ゴム状弾性体からなる導電性の突
起と基板の電極とを導電性接着剤により接続したことを
特徴とする請求項５記載の半導体集積回路装置の実装構
造。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3042158A JP2958136B2 (ja) | 1991-03-08 | 1991-03-08 | 半導体集積回路装置、その製造方法および実装構造 |
| KR1019920002524A KR100218083B1 (ko) | 1991-03-08 | 1992-02-20 | 반도체집적회로장치와 그 제조방법 및 내장구조 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3042158A JP2958136B2 (ja) | 1991-03-08 | 1991-03-08 | 半導体集積回路装置、その製造方法および実装構造 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04280458A true JPH04280458A (ja) | 1992-10-06 |
| JP2958136B2 JP2958136B2 (ja) | 1999-10-06 |
Family
ID=12628145
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3042158A Expired - Fee Related JP2958136B2 (ja) | 1991-03-08 | 1991-03-08 | 半導体集積回路装置、その製造方法および実装構造 |
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| KR (1) | KR100218083B1 (ja) |
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| WO2000079589A1 (de) * | 1999-06-17 | 2000-12-28 | Infineon Technologies Ag | Elektronisches bauelement mit flexiblen kontaktierungsstellen und verfahren zum herstellen eines derartigen bauelements |
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| EP1763076A3 (en) * | 2005-09-13 | 2009-09-16 | Seiko Epson Corporation | Semiconductor device |
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1991
- 1991-03-08 JP JP3042158A patent/JP2958136B2/ja not_active Expired - Fee Related
-
1992
- 1992-02-20 KR KR1019920002524A patent/KR100218083B1/ko not_active Expired - Fee Related
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