JPH0283962A - 半導体装置 - Google Patents

半導体装置

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JPH0283962A
JPH0283962A JP63236156A JP23615688A JPH0283962A JP H0283962 A JPH0283962 A JP H0283962A JP 63236156 A JP63236156 A JP 63236156A JP 23615688 A JP23615688 A JP 23615688A JP H0283962 A JPH0283962 A JP H0283962A
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隆 山崎
Kazuyoshi Oshima
大嶋　一義
Tetsuo Matsumoto
哲郎 松本
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Hitachi Ltd
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体装置に関し、特にパッケージに収容さ
れた半導体チップとリードとの間に形成される寄生容量
の低減に適用して有効な技術に関するものである。
〔従来の技術〕
４メガビツト（Ｍｂｉｔ）ダイナミックＲＡＭ　（口ｙ
ｎａｔｉｃ　Ｒａｎｄｏａ＋　Ａｃｃｅｓｓ　Ｍｅｍｏ
ｒｙ）　　や、１メガビットスタティックＲＡＭ　（Ｓ
ＲＡＭ）などの大規模集積回路を備えた近年の半導体装
置においては、半導体チップ（以下、チップという）の
面積が増大しているにもかかわらず、これを収容するパ
ッケージの寸法が規格化され、その面積を大きくするこ
とができないという制約がある。
そのため、外部端子であるリードのパッケージに埋設さ
れた部分（インナリード）の長さが短くなり、リードが
パッケージから抜は易くなったり、リードを折り曲げる
際にパッケージにクラ１りが発生したりする問題が生じ
ている。
特に、表面実装方式のパッケージでは、パッケージ中に
含まれる水分が半田リフロー時の熱で膨張することによ
って、パッケージにクラックが発生する、いわゆるリフ
ロークラックの問題が深刻になっている。
その解決手段として、特開昭６０−１６７４５４や特開
昭６１−２１８１３９号に開示されているように、チッ
プを搭載するタブ（グイパッド）をなくして、リード上
に接着された絶縁フィルムの上にチップを搭載しくＣｈ
ｉｐ　Ｏｎ　Ｌｅａｄ）、チップのボンディングパッド
とリードの先端部とをワイヤで結線する、いわゆるタブ
レスリードフレーム方式のバ・ツケージ構造が提案され
ている。
また、特開昭５９−９２５５６号や特開昭６１−２３６
１３０号に開示されているように、リードを接着剤でチ
ップの上面に接着しくＬｅａｄ　Ｏｎ　Ｃｈｌｐ）、チ
ップのボンディングパッドとリードの先端部とをワイヤ
で結線するパフケージ構造も提案されている。
チップの上面または下面にリードを配設する上記パッケ
ージ構造によれば、パブケージ内部のリード長を長くす
ることができるため、パッケージの耐熱性や耐湿性が向
上する。また、タブをなくすことによって、樹脂とリー
ドとの密着性が向上するため、リフロークラック耐性が
向上する。その結果、大形化したチップでも従来寸法の
パッケージに収容することが可能となる。さらに、この
パッケージ構造は、ボンディングワイヤ長を短くするこ
とができるため、配線遅延を低減することができる、と
いう利点も備えている。
〔発明が解決しようとする課題〕
しかしながら、本発明者の検討によれば、チップの上面
または下面にリードを配設する上記従来のパッケージ構
造は、チップとリードとの間に形成される寄生容量が増
大してしまう、という問題についての配慮がなされてい
ない。
そして、チップとリードとの間の寄生容量が増大すると
、人出力ビン容量が増大し、配線遅延が増大することか
ら、半導体装置の高速動作が妨げられることになる。
本発明は、上記した問題点に着目してなされたものであ
り、その目的は、チップの上面または下面にリードを配
設するパフケージ構造を備えた半導体装置において、チ
ップとリードとの間に形成される寄生容量を低減するこ
とができる技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述および添付図面から明らかになるであろう
。
〔課題を解決するための手段〕
本願において開示される発明のうち、代表的なものの概
要を簡単に説明すれば、次のとおりである。
すなわち、本発明は、パッケージに収容されたチップの
上面または下面に配設されたリードの一部を、上記チッ
プの上面または下面に対して外方に折り曲げ形成した半
導体装置である。
〔作用〕
チップとその上面（下面）に配設されたリードとの間に
形成される寄生容量の大きさは、チップとリードとの距
離に逆比例し、それらの対向面積に比例する。
従って、リードの一部を、チップの上面（下面）に対し
て外方に折り曲げ形成する本発明によれば、チップとリ
ードとの距離を大きくすることができるため、上記寄生
容量を低減することができる。
〔実施例１〕 第１図は、本発明の一実施例である半導体装置ヲ示す第
３ｒｇＪノ１−１１１Ｆｒ面図、第２図は、同じく第３
図のＥｌ−ＩＩ線部分破断断面図、第３図は、この半導
体装置の略平面図、第４図は、この半導体装置の回路ブ
ロックを示す半導体チップの略平面図である。
本実施例１は、樹脂封止形半導体装置であり、そのパッ
ケージ構造は、タブレスリードフレーム方式を用いたＤ
　Ｉ　Ｐ　（Ｄｕａｌ　１ｎ−１ｉｎｅ　ｐａｃｋａｇ
ｅ）　　である。
パッケージ本体１は、例えばエポキシ樹脂にシリカ（Ｓ
　１０２）などのフィラーを充填してその熱膨張係数を
シリコンの熱膨張係数に近づけた樹脂からなり、曲げ強
度やりフロー・クラックに強い構造となっている。
パブケージ本体】の長手方向の両側面には、人出力ピン
および電源ピンを構成する複数本のＩＪ　＋ド２が外方
に延在するとともに、下方に折り曲げられている。これ
らのリード２は、例えばＣｕからなり、その表面には、
例えば５ｎ−Ｎｉ合金などのメツキが施されている。
パッケージ本体１の内部に埋設されたリード２の上面に
は、例えばポリイミド樹脂からなる矩形の絶縁フィルム
３ａが接着剤４を介して接合されている。この接着剤４
は、例えばポリイミド樹脂系の接着剤である。
リード２は、第３図に示すように、絶縁フィルム３ａの
下面において、水平方向にほぼ直角に折り曲げられ、例
えばΔｇメツキが施されたリード２の先端部が、絶縁フ
ィルム３ａの短辺から外方に突出されている。
リード２は、さらに、第１図、第２図に示すように、絶
縁フィルム３ａの下面において、その中途部分が下方に
折り曲げられ、これによって生じたリード２と絶縁フィ
ルム３ａとの隙間には、モールド時におけるリード２の
変形を防止するため、この隙間とほぼ等しい膜厚の第２
の絶縁フィルム３ｂが接着されている。なお、この絶縁
フィルム３ｂは、例えば前記絶縁フィルム３ａと同じポ
リイミド樹脂からなる。
絶縁フィルム３ａの上面には、シリコン単結晶からなる
矩形の半導体チップ５が接着剤６を介して接合されてい
る。この接着剤６は、３例えばシリコーン樹脂系の接着
剤である。
チップ５は、その面積が絶縁フィルム３ａの面積よりも
僅かに小さくなっている。また、チップ５の上面側が集
積回路形成面となっており、その表面には、平坦化など
を目的として、例えばポリイミド樹脂からなる保護膜７
が被着されている。
この子ツブ５の集積回路形成面には、例えば４メガピツ
）ＭＯＳ　−ＤＲＡＭが形成されている。
第４図に示すように、チップ５の中央部には、この４メ
ガピットＭＯ３−ＤＲＡＭのメモリセルアレイＭが配置
され、その両側に、周辺回路Ｐが配置されている。チッ
プ５の短辺側周縁部と周辺回ＷｓＰとの間には、複数の
ボンディングパッド８が配置され、各ボンディングパッ
ド８とリード２とは、Ａｕ％ＣｕあるいはΔになどから
なるワイヤ９を介して電気的に接続されている。
ところで、樹脂封止形半導体装置においては、通常チッ
プ５とリーと２きの間に寄生容量が形成されている。こ
の寄生容量は、チップ５とリード２との距離に逆比例し
、それらの対向面積に比例して増大するため、パッケー
ジ本体１の内部に埋設されたリード２の大部分がチップ
５の下面に位置しているようなパッケージ構造において
は、チップ５とリード２との対向面積が大きくなるため
、大きな寄生容量が形成されてしまう。
しかしながら、本実施例１では、チップ５の下面に位置
しているリード２の中途部分が下方に折り曲げられてい
るため、チップ５とリード２との距離がその分だけ大き
くなっている。従って、リード２の中途部分が下方に折
り曲げられていない従来技術に比べ、チップ５とリード
２との間に形成される寄生容量を低減することができる
。
その結果、人出力ビンを構成するリード２の容量も小さ
くなり、チップ５に形成された４メガビットＭＯ３−Ｄ
ＲＡＭへのアクセスが高速化される。
なお、本実施例１では、リード２と絶縁フィルム３ａと
の隙間に、絶縁フィルム３ａと同じ材質の第２の絶縁フ
ィルム３ｂを接着したが、例えば絶縁フィルム３ａ、３
ｂを一体成形してもよく、また、絶縁フィルム３ａと絶
縁フィルム３ｂとを異なる材料で構成してもよい。
〔実施例２〕 第５図は、本発明の他の実施例である半導体装置を示す
第６図の■−Ｖ線断面図、第６図は、この半導体装置の
略平面図、第７図は、この半導体装置の回路ブロックを
示す半導体チップの略平面図である。
本実施例２のパッケージ構造は、前記実施例１と同じく
、タブレスリードフレーム方式のＤＩＰであるが、前記
実施例１が、チップ５の下面にリード２を配設する、い
わゆるチップ・オン・リード（Ｃｈｉｐ　Ｏｎ　Ｌｅａ
ｄ）方式を用いているのに対し、本実施例２は、リード
２の下面にチップ５を配設する、いわゆるリード・オン
・チップ（Ｌｅａｄ　Ｏｎ　［：ｈｉｐ）方式を用いて
いる。
すなわち、前記実施例１と同様の樹脂からなるパッケー
ジ本体ｌに封止されたチップ５は、その上面側が集積回
路形成面となっており、この集積回路形成面には、例え
ば４メガピツ）ＭＯＳ−ＤＲＡＭが形成されている。
第７［！Ｉに示すように、このチップ５の中央部には、
チップの長辺方向に延びる周辺回路Ｐが配置され、その
両側にメモリセルアレイＭが配置されている。チップ５
の中央部に周辺回路Ｐを配置したことにより、チップ５
の短辺側に周辺回路Ｐが配置されている前記実施例１の
４メガピツ）ＭＯＳ−ＤＲＡＭに比べて、チップ５の長
辺方向に延びる配線長を短くすることができるので、配
線遅延がより低減される。
チップ５の中央部にふいて、周辺回路Ｐとメモリセルア
レー（Ｍとの間には、ボンディングパッド８が集中的に
配置されている。
第５図に示すように、チップ５の上面には、例えばポリ
イミド樹脂からなる矩形の絶縁フィルム３ａが接着剤６
を介して接合されている。この絶縁フィルム３ａは、そ
の面積がチップ５よりも僅かに大きく、かつ、中央部に
は、開孔ｌＯが形成されている。
絶縁フィルム３ａの上面には、複数のり一ド２が接着剤
４を介して接合されている。このリード２は、第６図に
示すように、絶縁フィルム３ａの上面で水平方向に折り
曲げられ、その先端部がボンディングバッド８の近傍に
配置されている。そして、リード２とボンディングパッ
ド８とが、ワイヤ９を介して電気的に接続されている。
リード２は、第５図に示すように、絶縁フィルム３ａの
上面において、その中途部分が上方に折り曲げられ、こ
れによって生じたり一ド２と絶縁フィルム３ａとの隙間
には、この隙間とほぼ等しい膜厚の絶縁フィルム３ｂが
接着されている。
このように、本実施例２においては、チップ５の上面に
位置しているリード２の中途部分が上方に折り曲げられ
、チップ５とリード２との距離がその分だけ大きくなっ
ているため、リード２の中途部分が上方に折り曲げられ
ていない従来技術に比べ、チップ５とリード２との間に
形成される寄生容量を低減することができる。
従って、人出力ピンを構成するリード２の容量も小さく
なり、チップ５に形成された４メガピツ）ＭＯＳ−Ｄ−
ＲＡＭへのアクセスを高速化することができる。
以上、本発明者によってなされた発明を実施例に基づき
具体的に説明したが、本発明は前記実施例１，２に限定
されるものではなく、その要旨を逸脱しない範囲で種々
変更可能であることはいうまでもない。
例えば第８図に示すように、チップ５に形成された所定
の集積回路とリード２とが、半田バンブ１１を介して電
気的に接続されているようなパッケージ構造に適用する
こともできる。すなわち、図示したように、パッケージ
本体ｌの内部に埋設されたリード２の大部分が、チップ
５の下面に沿って配設されている場合において、半田バ
ンプ１１．１１間を接続するり−ド２の中途部分を下方
に折り曲げることにより、このリード２とチップ５との
間に形成される寄生容量を低減することができる。
また、前記実施例１，２のパッケージは、ＤＩＰであっ
たが、これに限定されるものではなく、例えばＳ　ＯＪ
　（Ｓｍａ！！　０ｕｔｌｉｎｅ　Ｊ−１ｅａｄ　Ｐａ
ｃｋａｇｅ）やＰ　Ｌ　ＣＣ（Ｐｌａｓｔｉｃ　Ｌｅａ
ｄｅｄ　Ｃｈｉｐ　Ｃａｒｒｉｅｒ）などであってもよ
い。
さらに、タブレスリードフレーム方式を用いた半導体装
置に限定されるものではなく、例えばタブに搭載された
チップの上面にリードを配設する方式の半導体装置にも
適用することができる。
以上の説明では、主として本発明者によってなされた発
明をその背景となった利用分野であるＭＯＳ　−ＲＡＭ
に適用した場合について説明したが、本発明は、それに
限定されるものではなく、例えばＥＰＲＯＭなどの他の
半導体メモリや、マイクロコンピュータなどの論理ＬＳ
Ｉにも適用することができる。
〔発明の効果〕
本願において開示される発明のうち、代表的なものによ
って得られる効果を簡単に説明すれば、下記のとおりで
ある。
すなわち、パッケージに収容されたチップの上面または
下面に配設されたリードの一部を、上記チップの上面ま
たは下面に対して外方に折り曲げることにより、チップ
とリードとの間に形成される寄生容量を低減することが
できる。
また、チップとリードとの間に絶縁フィルムを介装する
ことにより、チップとリードとの距離を充分に大きくす
ることができるので、チップとリードとの間に形成され
る寄生容量を低減することができる。
さらに、チップの中央部に周辺回路を配置することによ
り、チップの長辺方向に延びる配線長を短くすることが
できるので、配線遅延を低減することができる。
【図面の簡単な説明】
第１図は本発明の一実施例である半導体装置を示す第３
図の！−１線断面図、 第２図は同じく第３図の■−■線部分破断断面図、 第３図はこの半導体装置の略平面図、 第４図はこの半導体装置の回路ブロックを示す半導体チ
ップの略平面図、 第５図は本発明の他の実施例である半導体装置を示す第
６図のＶ−ＶＳ断面図、 第６図はこの半導体装置の略平面図、 第７図はこの半導体装置の回路ブロックを示す半導体チ
ップの略平面図、 第８図は本発、明の他の実施例である半導体装置を示す
要部破断断面図である。 １・・・パッケージ本体、２・・　・リード、３ａ、３
ｂ・・・絶縁フィルム、４．６・・・接着剤、５・・・
半導体チップ、７・・・保護膜、８・・・ボンディング
パッド、９・・・ワイヤ、ＩＯ・・・開孔、１１・・・
半田バンブ、Ｍ・・・メモリセルアレイ、Ｐ・・・周辺
回路。 代理人　弁理士　筒　井　大　和 第 図 一〇 第 図 第 図 第 図

Claims (1)

  1. 【特許請求の範囲】 １、パッケージに収容された半導体チップの上面または
    下面に配設されたリードの一部が、前記半導体チップの
    上面または下面に対して外方に折り曲げ形成されている
    ことを特徴とする半導体装置。 ２、前記半導体チップとリードとの間には、絶縁フィル
    ムが介装されていることを特徴とする請求項１記載の半
    導体装置。 ３、前記半導体チップの中央部にボンディングパッドが
    配置されていることを特徴とする請求項１記載の半導体
    装置。
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