JPH04280638A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH04280638A JPH04280638A JP4370491A JP4370491A JPH04280638A JP H04280638 A JPH04280638 A JP H04280638A JP 4370491 A JP4370491 A JP 4370491A JP 4370491 A JP4370491 A JP 4370491A JP H04280638 A JPH04280638 A JP H04280638A
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- JP
- Japan
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- active layer
- semiconductor device
- forming
- gaas
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置の製造方法
に関し、より詳しくは、化合物半導体素子を備えた半導
体装置の製造方法に関する。
に関し、より詳しくは、化合物半導体素子を備えた半導
体装置の製造方法に関する。
【０００２】
【従来の技術】化合物半導体素子として、例えば図３（
Ａ） に示すようなＧａＡｓショットキーゲート電界効
果トランジスタ（ＭＥＳＦＥＴ）が知られている。
Ａ） に示すようなＧａＡｓショットキーゲート電界効
果トランジスタ（ＭＥＳＦＥＴ）が知られている。
【０００３】このトランジスタは、ＧａＡｓ半絶縁性半
導体基板ａの上にｎ−ＧａＡｓ活性層ｂを積層し、また
、ｎ−ＧａＡｓ活性層ｂの上面にショットキー接合する
ゲート電極ｇと、抵抗接触するソース電極ｓ及びドレイ
ン電極ｄを形成して構成されている。
導体基板ａの上にｎ−ＧａＡｓ活性層ｂを積層し、また
、ｎ−ＧａＡｓ活性層ｂの上面にショットキー接合する
ゲート電極ｇと、抵抗接触するソース電極ｓ及びドレイ
ン電極ｄを形成して構成されている。
【０００４】そして、ソース／ドレイン電極ｓ，ｄとゲ
ート電極ｇとの間に露出するｎ−ＧａＡｓ活性層ｂの上
に、ＳｉＯ２を用いた保護膜ｃを形成することが提案さ
れているが、このような装置によれば、高温下或いは通
電時にＳｉＯ２中の酸素が活性層ｂのＧａやＡｓと結合
し、トランジスタの特性を劣化させる問題がある。
ート電極ｇとの間に露出するｎ−ＧａＡｓ活性層ｂの上
に、ＳｉＯ２を用いた保護膜ｃを形成することが提案さ
れているが、このような装置によれば、高温下或いは通
電時にＳｉＯ２中の酸素が活性層ｂのＧａやＡｓと結合
し、トランジスタの特性を劣化させる問題がある。
【０００５】このため、保護膜ｃの材料としてはＣＶＤ
法により成長したＳｉ３Ｎ４ が使用されている。
法により成長したＳｉ３Ｎ４ が使用されている。
【０００６】
【発明が解決しようとする課題】ところで、Ｓｉ３Ｎ４
をＣＶＤ法により形成する場合には反応ガスとしてＮ
２とＳｉＨ４を使用するために、保護膜ｃ中にＳｉ−Ｈ
、Ｎ−Ｈ 等の水素結合分子が混入することになる。
をＣＶＤ法により形成する場合には反応ガスとしてＮ
２とＳｉＨ４を使用するために、保護膜ｃ中にＳｉ−Ｈ
、Ｎ−Ｈ 等の水素結合分子が混入することになる。
【０００７】このため、トランジスタを長期間高出力動
作させると、ｎ−ＧａＡｓ活性層ｂから発生する電磁波
やホットキャリアがＳｉ３Ｎ４保護膜ｃ中の水素結合分
子に作用して水素結合を切るために、ｎ−ＧａＡｓ活性
層ｂ表面の界面準位が変化することになる。
作させると、ｎ−ＧａＡｓ活性層ｂから発生する電磁波
やホットキャリアがＳｉ３Ｎ４保護膜ｃ中の水素結合分
子に作用して水素結合を切るために、ｎ−ＧａＡｓ活性
層ｂ表面の界面準位が変化することになる。
【０００８】この結果、活性層ｂのチャネル表面付近の
キャリアが減少して、図３（Ｂ） に示すように伝達コ
ンダクタンスを低下させたり、同図（Ｃ）に示すように
出力を減少させるといった問題が生じる。
キャリアが減少して、図３（Ｂ） に示すように伝達コ
ンダクタンスを低下させたり、同図（Ｃ）に示すように
出力を減少させるといった問題が生じる。
【０００９】本発明はこのような問題に鑑みてなされた
ものであって、経時的な特性劣化を低減する安定な保護
膜を有する半導体装置の製造方法を提供することを目的
とする。
ものであって、経時的な特性劣化を低減する安定な保護
膜を有する半導体装置の製造方法を提供することを目的
とする。
【００１０】
【課題を解決するための手段】上記した課題は、ＧａＡ
ｓ基板１上にＧａＡｓ活性層３を形成する工程と、該ｎ
−型ＧａＡｓ活性層３上にソース電極５、ドレイン電極
６及びゲート電極１３を形成する工程と、実質的に酸素
或いは水素分子が存在しない雰囲気中ににおいて、表出
する前記ＧａＡｓ活性層３上にスパッタ法或いは蒸着法
を適用して窒化アルミニウムよりなる保護膜７を形成す
る工程とを含むことを特徴とする半導体装置の製造方法
によって達成する。
ｓ基板１上にＧａＡｓ活性層３を形成する工程と、該ｎ
−型ＧａＡｓ活性層３上にソース電極５、ドレイン電極
６及びゲート電極１３を形成する工程と、実質的に酸素
或いは水素分子が存在しない雰囲気中ににおいて、表出
する前記ＧａＡｓ活性層３上にスパッタ法或いは蒸着法
を適用して窒化アルミニウムよりなる保護膜７を形成す
る工程とを含むことを特徴とする半導体装置の製造方法
によって達成する。
【００１１】または、前記雰囲気は、１０−６〜１０−
７Ｔｏｒｒ程度の真空度を有する領域中に窒素ガスを導
入することにより形成されるものであって、前記窒化ア
ルミニウムよりなる保護膜７は、該雰囲気中においてア
ルミニウムをスパッタすることにより形成されることを
特徴とする請求項１記載の半導体装置の製造方法によっ
て達成する。
７Ｔｏｒｒ程度の真空度を有する領域中に窒素ガスを導
入することにより形成されるものであって、前記窒化ア
ルミニウムよりなる保護膜７は、該雰囲気中においてア
ルミニウムをスパッタすることにより形成されることを
特徴とする請求項１記載の半導体装置の製造方法によっ
て達成する。
【００１２】または、前記雰囲気は、１０−７Ｔｏｒｒ
以上の真空度を有する領域中に窒素ガスを導入すること
により形成されるものであって、前記窒化アルミニウム
よりなる保護膜７は、該雰囲気中においてアルミニウム
を蒸着することにより形成されることを特徴とする請求
項１記載の半導体装置の製造方法によって達成する。
以上の真空度を有する領域中に窒素ガスを導入すること
により形成されるものであって、前記窒化アルミニウム
よりなる保護膜７は、該雰囲気中においてアルミニウム
を蒸着することにより形成されることを特徴とする請求
項１記載の半導体装置の製造方法によって達成する。
【００１３】
【作 用】本発明によれば、ＧａＡｓ層３のチャネル
形成領域の上に、窒化アルミニウム膜７をスパッタ法、
蒸着法により実質的に酸素分子或いは水素分子を混入さ
せることなく形成している。
形成領域の上に、窒化アルミニウム膜７をスパッタ法、
蒸着法により実質的に酸素分子或いは水素分子を混入さ
せることなく形成している。
【００１４】したがって、窒化アルミニウム膜７には、
酸素や水素が含まれないために、化合物半導体トランジ
スタにおけるＧａＡｓ層３のチャネル形成領域から電磁
波が出たり、この中でホットキャリアが発生して窒化ア
ルミニウム膜７に注入されたとしても、酸素がチャネル
形成領域のＧａ、Ａｓと反応したり、チャネル形成領域
の表面に界面準位が生じることはない。
酸素や水素が含まれないために、化合物半導体トランジ
スタにおけるＧａＡｓ層３のチャネル形成領域から電磁
波が出たり、この中でホットキャリアが発生して窒化ア
ルミニウム膜７に注入されたとしても、酸素がチャネル
形成領域のＧａ、Ａｓと反応したり、チャネル形成領域
の表面に界面準位が生じることはない。
【００１５】この結果、トランジスタの特性の経時的劣
化は小さくなり、伝達コンダクタンスや出力の低下が少
なくなる。
化は小さくなり、伝達コンダクタンスや出力の低下が少
なくなる。
【００１６】また、窒化アルミニウムに酸素や水素を含
ませない条件としては、スパッタの際の真空度を例えば
１０−６〜１０−７Ｔｏｒｒ程度とし、また、蒸着の際
の真空度を例えば１０−７Ｔｏｒｒ以上とする。
ませない条件としては、スパッタの際の真空度を例えば
１０−６〜１０−７Ｔｏｒｒ程度とし、また、蒸着の際
の真空度を例えば１０−７Ｔｏｒｒ以上とする。
【００１７】
【実施例】図２（Ｇ） は、本発明の一実施例のＭＥＳ
ＦＥＴを示す断面図である。
ＦＥＴを示す断面図である。
【００１８】図２（Ｇ） において符号１は半絶縁性の
ＧａＡｓ基板で、この上にはＧａＡｓバッファ層２、ｎ
−ＧａＡｓ活性層３が順に積層されていて、素子形成領
域にあるｎ−ＧａＡｓ活性層３及びバッファ層２はメサ
状に形成されて、他の素子から分離されている。
ＧａＡｓ基板で、この上にはＧａＡｓバッファ層２、ｎ
−ＧａＡｓ活性層３が順に積層されていて、素子形成領
域にあるｎ−ＧａＡｓ活性層３及びバッファ層２はメサ
状に形成されて、他の素子から分離されている。
【００１９】また、素子形成領域の活性層３の上にはア
ルミニウムよりなるゲート電極４が形成され、その両側
方には間隔をおいて活性層３と抵抗接触するソース電極
５及びドレイン電極６が形成されている。
ルミニウムよりなるゲート電極４が形成され、その両側
方には間隔をおいて活性層３と抵抗接触するソース電極
５及びドレイン電極６が形成されている。
【００２０】また、ソース電極５、ドレイン電極６とゲ
ート電極４との間の領域にある活性層３の表面には、酸
素や水素を含まない保護膜７、例えば ＡｌＮ膜がスパ
ッタ法や蒸着法により形成されている。
ート電極４との間の領域にある活性層３の表面には、酸
素や水素を含まない保護膜７、例えば ＡｌＮ膜がスパ
ッタ法や蒸着法により形成されている。
【００２１】なお、符号８は、Ｔｉ／Ｐｔ／Ａｕよりな
るボンディングパッドを示している。
るボンディングパッドを示している。
【００２２】この実施例において、ソース電極５とドレ
イン電極６の間の領域の活性層３はチャネル形成領域と
なり、この領域でキャリアが移動するとともに、ゲート
電極４の接合領域から広がる空乏層によってキャリアを
制御することになる。
イン電極６の間の領域の活性層３はチャネル形成領域と
なり、この領域でキャリアが移動するとともに、ゲート
電極４の接合領域から広がる空乏層によってキャリアを
制御することになる。
【００２３】そして、このトランジスタを長期間高出力
動作させる場合に、ｎ−ＧａＡｓ活性層３から電磁波が
出たり、この中でホットキャリアが発生して保護膜７に
注入されたとしても、保護膜７中に酸素や水素が含まれ
ていないために、酸素が活性層３のＧａ、Ａｓと反応し
たり、活性層３表面に界面準位が生じることはない。
動作させる場合に、ｎ−ＧａＡｓ活性層３から電磁波が
出たり、この中でホットキャリアが発生して保護膜７に
注入されたとしても、保護膜７中に酸素や水素が含まれ
ていないために、酸素が活性層３のＧａ、Ａｓと反応し
たり、活性層３表面に界面準位が生じることはない。
【００２４】この結果、トランジスタの特性の経時的劣
化は小さくなり、伝達コンダクタンスや出力の低下が少
なくなる。
化は小さくなり、伝達コンダクタンスや出力の低下が少
なくなる。
【００２５】次に、上記した装置の形成工程を図１、２
に基づいて簡単に説明する。
に基づいて簡単に説明する。
【００２６】まず、半絶縁性ＧａＡｓ半導体基板１の（
１１０）面の上にＧａＡｓバッファ層２、ｎ−ＧａＡｓ
活性層３をエピタキシャル成長し、ついで、素子形成領
域をフォトレジスト（不図示）により覆った後に、過酸
化水素水と弗酸を混合したエッチング液を用いて素子分
離領域の周囲をエッチングすると、図１（Ａ） に示す
ように、素子分離領域の活性層３及びバッファ層２上部
はメサ状に突出して他の素子形成領域から分離される。
１１０）面の上にＧａＡｓバッファ層２、ｎ−ＧａＡｓ
活性層３をエピタキシャル成長し、ついで、素子形成領
域をフォトレジスト（不図示）により覆った後に、過酸
化水素水と弗酸を混合したエッチング液を用いて素子分
離領域の周囲をエッチングすると、図１（Ａ） に示す
ように、素子分離領域の活性層３及びバッファ層２上部
はメサ状に突出して他の素子形成領域から分離される。
【００２７】次に、図１（Ｂ） に示すように、フォト
レジスト１０よりなるマスクを形成し、これにより活性
層３の両側近傍に設定されるソース電極形成領域、ドレ
イン電極形成領域を露出するとともに、少なくともそれ
らの間を被覆した後に、膜厚２００ÅのＡｕＧｅ、５０
ÅのＮｉ、４０００ÅのＡｕよりなる第一の金属膜１１
を形成し、ついで、マスク１０を溶剤により除去すると
、ソース電極形成領域及びドレイン電極形成領域にＡｕ
Ｇｅ／Ｎｉ／Ａｕの第一の金属膜１１が残存し、それら
をソース電極５、ドレイン電極６とする。
レジスト１０よりなるマスクを形成し、これにより活性
層３の両側近傍に設定されるソース電極形成領域、ドレ
イン電極形成領域を露出するとともに、少なくともそれ
らの間を被覆した後に、膜厚２００ÅのＡｕＧｅ、５０
ÅのＮｉ、４０００ÅのＡｕよりなる第一の金属膜１１
を形成し、ついで、マスク１０を溶剤により除去すると
、ソース電極形成領域及びドレイン電極形成領域にＡｕ
Ｇｅ／Ｎｉ／Ａｕの第一の金属膜１１が残存し、それら
をソース電極５、ドレイン電極６とする。
【００２８】この後に、図１（Ｃ） に示すように、素
子形成領域のゲート電極形成領域を露出する窓を有する
マスク１２をフォトレジストによって形成し、ついでア
ルミニウム膜１３をスパッタ法により５０００Åの厚さ
に堆積した後に、マスク１２を溶剤により除去し、素子
形成領域の中央に残存したアルミニウム膜１３をゲート
電極４とする（図１（Ｄ））。
子形成領域のゲート電極形成領域を露出する窓を有する
マスク１２をフォトレジストによって形成し、ついでア
ルミニウム膜１３をスパッタ法により５０００Åの厚さ
に堆積した後に、マスク１２を溶剤により除去し、素子
形成領域の中央に残存したアルミニウム膜１３をゲート
電極４とする（図１（Ｄ））。
【００２９】次に、図２（Ｅ） に示すように、酸素、
水素を含有しない膜、例えばスパッタ法や蒸着法によっ
て形成した ＡｌＮ膜７を堆積する。例えばこの際、ス
パッタ法であれば、スパッタ膜を形成する半導体装置を
成長装置内に入れ、成長装置内を１０−６〜１０−７Ｔ
ｏｒｒ程度の真空度まで引いた後、その内に窒素ガスを
導入して窒化雰囲気を形成する。そしてこの雰囲気中に
てアルミニウムをターゲットとするスパッタを行い、Ａ
ｌＮ の保護膜（７）を形成するのである。
水素を含有しない膜、例えばスパッタ法や蒸着法によっ
て形成した ＡｌＮ膜７を堆積する。例えばこの際、ス
パッタ法であれば、スパッタ膜を形成する半導体装置を
成長装置内に入れ、成長装置内を１０−６〜１０−７Ｔ
ｏｒｒ程度の真空度まで引いた後、その内に窒素ガスを
導入して窒化雰囲気を形成する。そしてこの雰囲気中に
てアルミニウムをターゲットとするスパッタを行い、Ａ
ｌＮ の保護膜（７）を形成するのである。
【００３０】また、蒸着法を適用するのであれば、成長
装置内を一旦１０−７Ｔｏｒｒ以上の真空度まで引いた
後に窒素ガスを導入して窒化雰囲気を形成する。そして
この雰囲気中にてＡｌの蒸着を行い、ＡｌＮ の保護膜
（７）を形成するのである。
装置内を一旦１０−７Ｔｏｒｒ以上の真空度まで引いた
後に窒素ガスを導入して窒化雰囲気を形成する。そして
この雰囲気中にてＡｌの蒸着を行い、ＡｌＮ の保護膜
（７）を形成するのである。
【００３１】この条件によれば、ＡｌＮ よりなる保護
膜７には実質的な酸素や水素が含まれることはない。
膜７には実質的な酸素や水素が含まれることはない。
【００３２】そして ＡｌＮ膜７を形成した後に、ソー
ス電極５とドレイン電極６の間の領域をフォトレジスト
１５によって覆う一方、少なくともソース電極５及びド
レイン電極６の上の ＡｌＮ膜７を露出する。
ス電極５とドレイン電極６の間の領域をフォトレジスト
１５によって覆う一方、少なくともソース電極５及びド
レイン電極６の上の ＡｌＮ膜７を露出する。
【００３３】続いて、フォトレジスト１５から露出した
ＡｌＮ膜７をＲＩＥ法等によって除去し、ゲート電極
４の両脇に残存した ＡｌＮ膜７を活性層３の保護膜（
７）とする。ついでフォトレジスト１５を灰化する。
ＡｌＮ膜７をＲＩＥ法等によって除去し、ゲート電極
４の両脇に残存した ＡｌＮ膜７を活性層３の保護膜（
７）とする。ついでフォトレジスト１５を灰化する。
【００３４】この後、図２（Ｆ） に示すように、別の
フォトレジスト１６によって活性層３上の保護膜７を覆
うとともにソース電極５、ドレイン電極６を露出する。 つづいて、Ｔｉ、Ｐｔ、Ａｕを順に５００Å、１００Å
、５０００Åずつ堆積し、この三層を第二の金属膜１７
とする。
フォトレジスト１６によって活性層３上の保護膜７を覆
うとともにソース電極５、ドレイン電極６を露出する。 つづいて、Ｔｉ、Ｐｔ、Ａｕを順に５００Å、１００Å
、５０００Åずつ堆積し、この三層を第二の金属膜１７
とする。
【００３５】次に、フォトレジスト１６を溶剤により除
去すると、ソース電極５及びドレイン電極６の上に第二
の金属膜１７が残存し、これをボンディングパッド８と
する（図２（Ｇ））。
去すると、ソース電極５及びドレイン電極６の上に第二
の金属膜１７が残存し、これをボンディングパッド８と
する（図２（Ｇ））。
【００３６】ところで、特開昭６２−７１２３６号公報
には、ＧａＡｓ基板上に形成した半導体装置のファイナ
ルパッシベーション膜として、ＡｌＮ を用いる技術が
開示されている。この公知例では、実施例としてＰＳＧ
上に形成したＡｌＮ を開示しており、ＡｌＮ 単独で
もよい旨の記載が存在している。
には、ＧａＡｓ基板上に形成した半導体装置のファイナ
ルパッシベーション膜として、ＡｌＮ を用いる技術が
開示されている。この公知例では、実施例としてＰＳＧ
上に形成したＡｌＮ を開示しており、ＡｌＮ 単独で
もよい旨の記載が存在している。
【００３７】しかしながら、この公知例は、本発明の如
く、ＧａＡｓ活性層表面に形成されたパッシベーション
膜中の酸素、水素分子がＧａＡｓ活性層表面の界面準位
に影響を与えることを防止するものではない。このため
この公知例には、ＧａＡｓ活性層表面に直接、酸素、水
素分子を含まないＡｌＮ 膜を形成する点については全
く示唆がなく、この公知例は本発明にとって参考となる
ものではない。
く、ＧａＡｓ活性層表面に形成されたパッシベーション
膜中の酸素、水素分子がＧａＡｓ活性層表面の界面準位
に影響を与えることを防止するものではない。このため
この公知例には、ＧａＡｓ活性層表面に直接、酸素、水
素分子を含まないＡｌＮ 膜を形成する点については全
く示唆がなく、この公知例は本発明にとって参考となる
ものではない。
【００３８】
【発明の効果】以上述べたように本発明によれば、Ｇａ
Ａｓ層のチャネル形成領域の上に、水素や酸素を含まな
い窒化アルミニウム膜をスパッタ法、蒸着法により形成
して保護膜を構成したので、ＧａＡｓ層のチャネル形成
領域から電磁波が出たり、この中でホットキャリアが発
生して窒化アルミニウム膜に注入されたとしても、Ｇａ
Ａｓ層を保護する窒化アルミニウムから酸素が出てチャ
ネル形成領域のＧａ、Ａｓと反応したり、水素結合と反
応してチャネル形成領域の表面に界面準位が生じること
はない。
Ａｓ層のチャネル形成領域の上に、水素や酸素を含まな
い窒化アルミニウム膜をスパッタ法、蒸着法により形成
して保護膜を構成したので、ＧａＡｓ層のチャネル形成
領域から電磁波が出たり、この中でホットキャリアが発
生して窒化アルミニウム膜に注入されたとしても、Ｇａ
Ａｓ層を保護する窒化アルミニウムから酸素が出てチャ
ネル形成領域のＧａ、Ａｓと反応したり、水素結合と反
応してチャネル形成領域の表面に界面準位が生じること
はない。
【００３９】この結果、トランジスタの特性の経時的劣
化を小さくして、伝達コンダクタンスや出力の低下を少
なくすることができる。
化を小さくして、伝達コンダクタンスや出力の低下を少
なくすることができる。
【図１】本発明の一実施例装置の製造工程を示す断面図
（その１）である。
（その１）である。
【図２】本発明の一実施例装置の製造工程を示す断面図
（その２）である。
（その２）である。
【図３】従来装置の一例を示す断面図及びその特性図で
ある。
ある。
１ ＧａＡｓ基板
２ バッファ層
３ ｎ−ＧａＡｓ活性層
４ ゲート電極
５ ソース電極
６ ドレイン電極
７ 保護膜（ＡｌＮ）
８ ボンディングパッド
Claims (3)
- 【請求項１】 ＧａＡｓ基板（１）上にＧａＡｓ活性
層（３）を形成する工程と、該ｎ−型ＧａＡｓ活性層（
３）上にソース電極（５）、ドレイン電極（６）及びゲ
ート電極（１３）を形成する工程と、実質的に酸素或い
は水素分子が存在しない雰囲気中ににおいて、表出する
前記ＧａＡｓ活性層（３）上にスパッタ法或いは蒸着法
を適用して窒化アルミニウムよりなる保護膜（７）を形
成する工程とを含むことを特徴とする半導体装置の製造
方法。 - 【請求項２】 前記雰囲気は、１０−６〜１０−７Ｔ
ｏｒｒ程度の真空度を有する領域中に窒素ガスを導入す
ることにより形成されるものであって、前記窒化アルミ
ニウムよりなる保護膜（７）は、該雰囲気中においてア
ルミニウムをスパッタすることにより形成されることを
特徴とする請求項１記載の半導体装置の製造方法。 - 【請求項３】 前記雰囲気は、１０−７Ｔｏｒｒ以上
の真空度を有する領域中に窒素ガスを導入することによ
り形成されるものであって、前記窒化アルミニウムより
なる保護膜（７）は、該雰囲気中においてアルミニウム
を蒸着することにより形成されることを特徴とする請求
項１記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4370491A JPH04280638A (ja) | 1991-03-08 | 1991-03-08 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4370491A JPH04280638A (ja) | 1991-03-08 | 1991-03-08 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04280638A true JPH04280638A (ja) | 1992-10-06 |
Family
ID=12671208
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4370491A Pending JPH04280638A (ja) | 1991-03-08 | 1991-03-08 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04280638A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008103705A (ja) * | 2006-09-20 | 2008-05-01 | Matsushita Electric Ind Co Ltd | 半導体装置 |
-
1991
- 1991-03-08 JP JP4370491A patent/JPH04280638A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008103705A (ja) * | 2006-09-20 | 2008-05-01 | Matsushita Electric Ind Co Ltd | 半導体装置 |
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| Date | Code | Title | Description |
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| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20000516 |