JPH04281287A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、単一のバスマスタによ
るアクセス制御を受けて並列的に複数ビットを読出し及
び書き込み可能とする半導体記憶装置に関し、例えばバ
ッファメモリに適用して有効な技術に関する。

【０００２】

【従来の技術】従来、単一のバスマスタによるアクセス
制御を受け書き込み及び読出し可能な各種半導体記憶装
置においては、書き込み動作と読出し動作は夫々独立し
たサイクルで行われるようになっている。すなわち、外
部から書き込み動作が指示されると入出力回路は入力動
作モードにされ、入力されたデータをメモリセルに書き
込む。読出し動作では入出力回路は出力モードとされ、
メモリセルから読出されたデータを外部に出力する。し
たがって、同一メモリサイクルにおいて書き込みと読出
しを並行させることは不可能であったし、また、そのよ
うな動作の必要性も見いだされていなかった。尚、従来
の半導体記憶装置について記載された文献の例としては
昭和６２年９月２９日に日刊工業新聞社発行の「ＣＭＯ
Ｓデバイスハンドブック」第４１０頁乃至第４４０頁が
ある。

【０００３】

【発明が解決しようとする課題】しかしながら本発明者
の検討によれば、メモリの入出力回路の一部を書き込み
に割り当てると共に残りを読出しに割り当てて書き込み
及び読出し動作を、単一のバスマスタモジュールによる
同一メモリサイクルで並列的に行うことはシステムの動
作効率上有用であることを見い出した。例えば、システ
ム全体の制御を司るプロセッサと表示装置との間にデー
タバッファを配置する場合に、プロセッサがデータバッ
ファからデータを読出して表示装置に与えるのに並行し
て、次の表示データをデータバッファに書き込み可能に
することにより、データ転送効率を向上させる。

【０００４】本発明の目的は、単一メモリサイクルにお
いて書き込み又は読出し動作を排他的に選択することが
できると共に、単一バスマスタモジュールのアクセス制
御による同一メモリサイクルで書き込みと読出しを並列
的に行うこともできる半導体記憶装置を提供することに
ある。

【０００５】本発明の前記並びにその他の目的と新規な
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。

【０００６】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。

【０００７】すなわち、複数個のメモリセルアレイの夫
々に対応して読出し・書き込み回路を設け、書き込み動
作と読出し動作を一群の読出し・書き込み回路単位で指
定するための複数ビットの制御信号に従って、前記読出
し・書き込み回路の動作態様を決定して、それらを所望
の態様（書き込み又は読出し）を以て同一メモリサイク
ルで並列的に動作させるための制御手段を設けるもので
ある。

【０００８】例えば前記制御信号が２ビットである場合
には、前記制御手段は、その制御信号の論理値の組み合
わせに応じて、前記複数個の読出し・書き込み回路によ
る入出力ビットを上位ビット側と下位ビット側に二分し
て、読出し・書き込み回路の動作態様を制御することが
できる。

【０００９】

【作用】上記した手段によれば、制御手段は、前記制御
信号の論理値の組み合わせ状態に応じて、全ての読出し
・書き込み回路に読出し動作又は書き込み動作を排他的
に選択させ、或いは一部の読出し・書き込み回路に読出
し動作を選択させると共にこれに並行してその他の書き
込み・読出し回路に書き込み動作を選択可能に作用し、
これにより、単一メモリサイクルにおいて書き込み又は
読出し動作を選択することができると共に、単一バスマ
スタモジュールのアクセス制御による同一メモリサイク
ルで書き込みと読出しを並列的に行うことも可能にする
。

【００１０】

【実施例】図１には本発明の一実施例に係るＤＲＡＭ（
ダイナミック・ランダム・アクセス・メモリ）が示され
る。同図に示されるＤＲＡＭは、特に制限されないが、
公知のＭＯＳ半導体集積回路製造技術によって単結晶シ
リコンのような１個の半導体基板に夫々形成され、アド
レス信号Ａ０乃至Ａ１６によってアドレシングされるメ
モリセルに１６ビットのデータＤ０乃至Ｄ１５を書き込
み・読出し可能にされる。このＤＲＡＭは、マット分割
された４個のメモリセルアレイＭＣＡ１乃至ＭＣＡ４を
有する。メモリセルアレイＭＣＡ１は、Ｙアドレスデコ
ーダＹＤＥＣの出力選択信号によって選択制御されるＹ
スイッチＹＳＷ１を介して、書き込みアンプＷＡＭＰ１
及び読出しアンプＲＡＭＰ１に接続され、データ入力バ
ッファＤＩＢ１とデータ出力バッファＤＯＢ１を介して
外部との間で４ビットのデータＤ０乃至Ｄ３の書き込み
・読出しが可能にされる。メモリセルアレイＭＣＡ２は
前記ＹアドレスデコーダＹＤＥＣの出力選択信号によっ
て選択制御されるＹスイッチＹＳＷ２を介して、書き込
みアンプＷＡＭＰ２及び読出しアンプＲＡＭＰ２に接続
され、データ入力バッファＤＩＢ２とデータ出力バッフ
ァＤＯＢ２を介して外部との間で４ビットＤ４乃至Ｄ７
の書き込み・読出しが可能にされる。メモリセルアレイ
ＭＣＡ３は前記ＹアドレスデコーダＹＤＥＣの出力選択
信号によって選択制御されるＹスイッチＹＳＷ３を介し
て、書き込みアンプＷＡＭＰ３及び読出しアンプＲＡＭ
Ｐ３に接続され、データ入力バッファＤＩＢ３とデータ
出力バッファＤＯＢ３を介して外部との間で４ビットＤ
８乃至Ｄ１１の書き込み・読出しが可能にされる。 同様にメモリセルアレイＭＣＡ４は前記Ｙアドレスデコ
ーダＹＤＥＣの出力選択信号によって選択制御されるＹ
スイッチＹＳＷ４を介して、書き込みアンプＷＡＭＰ４
及び読出しアンプＲＡＭＰ４に接続され、データ入力バ
ッファＤＩＢ４とデータ出力バッファＤＯＢ４を介して
外部との間で４ビットＤ１２乃至Ｄ１５の書き込み・読
出しが可能にされる。

【００１１】下位８ビットのデータＤ０乃至Ｄ７に対応
される前記書き込みアンプＷＡＭＰ１及びＷＡＭＰ２、
読出しアンプＲＡＭＰ１及びＲＡＭＰ２、データ入力バ
ッファＤＩＢ１及びＤＩＢ２、データ出力バッファＤＯ
Ｂ１及びＤＯＢ２は、夫々制御信号φｗａ，φｒａ，φ
ｉａ，φｏａによってその動作が選択的に制御される。 また、上位８ビットのデータＤ８乃至Ｄ１５に対応され
る前記書き込みアンプＷＡＭＰ３及びＷＡＭＰ４、読出
しアンプＲＡＭＰ３及びＲＡＭＰ４、データ入力バッフ
ァＤＩＢ３及びＤＩＢ４、データ出力バッファＤＯＢ３
及びＤＯＢ４は、夫々制御信号φｗｂ，φｒｂ，φｉｂ
，φｏｂによってその動作が選択的に制御される。

【００１２】前記夫々の制御信号φｗａ，φｒａ，φｉ
ａ，φｏａ，φｗｂ，φｒｂ，φｉｂ，φｏｂは、タイ
ミングジェネレータＴＧＥＮが形成する。このタイミン
グジェネレータＴＧＥＮは、特に制限されないが、チッ
プイネーブル信号ＣＥ＊（＊はローイネーブル信号であ
ることを意味する）、上位リード／ライト信号ＵＲ／Ｗ
＊、下位リード／ライト信号ＬＲ／Ｗ＊を入力し、チッ
プイネーブル信号ＣＥ＊のローレベルによって指示され
るチップ選択状態において、上位リード／ライト信号Ｕ
Ｒ／Ｗ＊並びに下位リード／ライト信号ＬＲ／Ｗ＊の論
理値の組み合わせに応じて、所定のタイミングを以て前
記制御信号φｗａ，φｒａ，φｉａ，φｏａ，φｗｂ，
φｒｂ，φｉｂ，φｏｂのレベルを決定する。この関係
は図２に示される。即ち、信号ＵＲ／Ｗ＊，ＬＲ／Ｗ＊
の双方がハイレベルにされると、全てのメモリセルアレ
イＭＣＡ１乃至ＭＣＡ４に対するデータ読出し動作とさ
れる。信号ＵＲ／Ｗ＊，ＬＲ／Ｗ＊の双方がローレベル
にされると、全てのメモリセルアレイＭＣＡ１乃至ＭＣ
Ａ４に対するデータ書き込み動作とされる。信号ＬＲ／
Ｗ＊がハイレベルそして信号ＵＲ／Ｗ＊がローレベルに
されると、メモリセルアレイＭＣＡ１及び乃至ＭＣＡ２
に対してはデータ読出し動作とされ、メモリセルアレイ
ＭＣＡ３及びＭＣＡ４に対してはデータ書き込み動作と
される。一方、信号ＬＲ／Ｗ＊がローレベルそして信号
ＵＲ／Ｗ＊がハイレベルにされると、メモリセルアレイ
ＭＣＡ１及び乃至ＭＣＡ２に対してはデータ書き込み動
作とされ、メモリセルアレイＭＣＡ３及びＭＣＡ４に対
してはデータ読出し動作とされる。このとき、前記４個
のメモリセルアレイＭＣＡ１乃至ＭＣＡ４は各アクセス
サイクルにおいてメモリセルの選択動作が行われる。し
たがって、図２に従って制御信号子ＵＲ／Ｗ＊，ＬＲ／
Ｗ＊のレベルが決定されると、本実施例のＤＲＡＭは、
１６ビットのフルビットでデータＤ０乃至Ｄ１５を書き
込んだり読出したりする動作態様の他に、下位８ビット
と上位８ビットとに分けて夫々バイト単位で書き込みと
読出しを同一メモリサイクルにおいて並列的に行う動作
態様も採り得るようになる。

【００１３】前記４個のメモリセルアレイＭＣＡ１乃至
ＭＣＡ４を各アクセスサイクルにおいてメモリセルの選
択動作可能にする構成は従来の構成に対して何等変わる
ものではない。即ち、夫々のメモリセルアレイＭＣＡ１
乃至ＭＣＡ４は、特に制限されないが、折返しビット線
方式とされ、複数組の相補ビット線、ワード線、及びそ
れら相補ビット線とワード線の交点に格子状に配置され
るメモリセルから成る。メモリセルは、特に図示しない
が、所謂１素子型のダイナミック型メモリセルとされ、
それぞれ情報蓄積用キャパシタ及び選択ＭＯＳＦＥＴに
より構成され、メモリセルの選択ＭＯＳＦＥＴは、対応
する相補ビット線の非反転信号線又は反転信号線に所定
の規則性をもって交互に結合され、メモリセルの選択Ｍ
ＯＳＦＥＴのゲート電極は、対応するワード線に結合さ
れる。各メモリセルの情報蓄積用キャパシタの他方の電
極すなわちセルプレートには、所定のセルプレート電圧
が共通に供給される。夫々前記構成を有するメモリセル
アレイＭＣＡ１，ＭＣＡ２，ＭＣＡ３，ＭＣＡ４に対応
して、ワードドライバＷＤＲＶ１，ＷＤＲＶ２，ＷＤＲ
Ｖ３，ＷＤＲＶ４と、ＸアドレスデコーダＸＤＥＣ１，
ＸＤＥＣ２，ＸＤＥＣ３，ＸＤＥＣ４とが設けられる。 ＸアドレスデコーダＸＤＥＣ１，ＸＤＥＣ２，ＸＤＥＣ
３，ＸＤＥＣ４は、夫々に共通に供給されるＸアドレス
信号を解読してワード線の選択信号を形成する。ワード
ドライバＷＤＲＶ１，ＷＤＲＶ２，ＷＤＲＶ３，ＷＤＲ
Ｖ４、夫々に対応するＸアドレスデコーダＸＤＥＣ１，
ＸＤＥＣ２，ＸＤＥＣ３，ＸＤＥＣ４から出力されるワ
ード線選択信号に従って例えば１本のワード線を選択レ
ベルに駆動する。前記夫々のメモリセルアレイに含まれ
る相補ビット線には、チップ非選択期間において相補ビ
ット線を電源電圧の約半分のレベルにプリチャージする
プリチャージ回路（図示せず）が設けられると共に、差
動増幅型のセンスアンプ（図示せず）が結合される。こ
のセンスアンプは、ＤＲＡＭチップ２のチップ選択状態
において、選択されたワード線に結合されるメモリセル
からの微小読出し信号が対応相補ビット線に確立される
時点で一斉に活性化されて動作状態にされる。センスア
ンプは、その動作状態において、選択されたワード線を
共有するメモリセルから相補ビット線に出力される微小
読出し信号をそれぞれ増幅し、ハイレベル又はローレベ
ルの２値読出し信号とする。これらの２値読出し信号は
、ＤＲＡＭチップが読出しモード又はリフレッシュサイ
クルとされるとき、対応するメモリセルに再書込みされ
、記憶データのリフレッシュ動作が行われる。言い換え
ると、ワード線を択一的にハイレベルの選択状態とし、
センスアンプを一斉に動作状態とすることで、ダイナミ
ック型メモリセルのリフレッシュ動作を実現する。 前記リフレッシュサイクルにおけるリフレッシュアドレ
スはアドレスカウンタＡＣＯＵＮＴからマルチプレクサ
ＭＰＸを介してＸアドレスデコーダＸＤＥＣ１，ＸＤＥ
Ｃ２，ＸＤＥＣ３，ＸＤＥＣ４に与えられる。リフレッ
シュサイクルは、特に制限されないが、リフレッシュ制
御信号ＲＦＳＨ＊のローレベルによってリフレッシュコ
ントローラＲＣＯＮＴに与えられ、これによりアドレス
カウンタＡＣＯＵＮＴを動作可能にすると共にマルチプ
レクサＭＰＸにアドレスカウンタＡＣＯＵＮＴの出力を
選択させる。夫々のメモリセルアレイに含まれる相補ビ
ット線は、対応する前記Ｙスイッチを介して４対のコモ
ンデータ線に結合されて対応する書き込みアンプ及び読
出しアンプに結合される。Ｙスイッチは前記Ｙアドレス
デコーダの出力選択信号によってスイッチ制御され、Ｙ
アドレス信号によって指定される４対の相補ビット線と
コモンデータ線とを選択的に接続する。

【００１４】特にダイナミック型メモリセルを有するＤ
ＲＡＭの性質上、データ読出し動作においてはワード線
によって選択されたメモリセルの読出しデータがビット
線上で確定するタイミングを待ってＹアドレスデコーダ
ＹＤＥＣによるＹスイッチの選択動作が開始されなけれ
ばならない。本実施例のＤＲＡＭにおいては、同一メモ
リサイクルで書き込み動作と読出し動作を並列的に行う
性質上、ワード線選択タイミングに対するＹスイッチの
選択タイミングを、書き込み動作及び読出し動作の双方
において同一タイミングとされる。尚、書き込み対象と
されるメモリセルアレイと読出し対象とされるメモリセ
ルアレイとに対するそれらタイミングを、前記制御信号
ＵＲ／Ｗ＊，ＬＲ／Ｗ＊のレベルに応じて可変にするこ
とも可能である。

【００１５】図３には前記ＤＲＡＭを用いたシステム構
成例が示される。同図において１はシステム全体の制御
を司るマイクロコンピュータ、２は図１に示されるＤＲ
ＡＭ、３はＣＲＴ又は液晶などの表示制御装置、ＡＢＵ
Ｓはアドレスバス、ＵＤＢＵＳは上位８ビット分のデー
タバス、ＬＤＢＵＳは下位８ビット分のデータバスであ
る。同図においてＤＲＡＭ２は表示データのためのデー
タバッファとして利用され、マイクロコンピュータ１の
アクセス制御を受ける。マイクロコンピュータ１は所謂
１６ビットの中央処理装置を備え、外部との間でも１６
ビット単位でデータの入出力が可能にされる。前記表示
制御装置３は例えば８ビット単位で表示データを処理す
るものであり、マルチプレクサ４を介してデータバスＵ
ＤＢＵＳ又はＬＤＢＵＳからデータが選択的に供給され
る。

【００１６】図４には図３のシステムにおけるＤＲＡＭ
２の一例動作態様が示される。同図に示される動作態様
において、マイクロコンピュータ１は表示制御装置の垂
直帰線期間のような非表示期間において１６ビット単位
で表示データをＤＲＡＭ２に書き込む。表示期間におい
てマイクロコンピュータ１は下位８ビットＤ０乃至Ｄ７
と上位８ビットＤ８乃至Ｄ１５を交互に読出し動作させ
るように制御信号ＬＲ／Ｗ＊，ＵＲ／Ｗ＊でＤＲＡＭの
動作を制御する。このとき、マルチプレクサ４は当該制
御信号ＬＲ／Ｗ＊，ＵＲ／Ｗ＊のレベルに従ってＤＲＡ
Ｍ２から読出されるデータを選択して表示制御装置３に
与える。マルチプレクサ４が制御信号ＬＲ／Ｗ＊，ＵＲ
／Ｗ＊のハイレベル側を選択するかローレベル側を選択
するかは、特に制限されないが、アドレスバスＡＢＵＳ
を介して与えられる１ビットのアドレスによって制御可
能にされる。従って、同一アドレスにつき１６ビット単
位でＤＲＡＭに書き込まれた表示データの全てが８ビッ
ト単位で表示制御装置に供給可能にされる。

【００１７】図５には図３のシステムにおけるＤＲＡＭ
２の別の動作態様が示される。同図に示される動作態様
において、マイクロコンピュータ１はＤＲＡＭ２に８ビ
ット単位で表示データを書き込み、これに並行して８ビ
ット単位で表示データを読出す。したがって、表示期間
及び非表示期間の区別無く所望のタイミングを以て表示
データの転送を間断なく行うことができる。

【００１８】図６には図１に示されるＤＲＡＭを用いた
別のシステム構成例が示される。同図に示されるシステ
ムには８ビット単位でデータを処理する第１周辺回路５
と第２周辺回路６が含まれている。このとき、第１周辺
回路５とマイクロコンピュータ１とのデータのやりとり
には下位データバスＬＤＢＵＳが割り当てられ、第２周
辺回路６とマイクロコンピュータ１とのデータのやりと
りには上位データバスＵＤＢＵＳが割り当てられる。Ｄ
ＲＡＭ２をデータバッファなどとして利用する場合に、
マイクロコンピュータ１は双方の周辺回路に対して同一
メモリサイクルで任意に方向を変えてデータ転送を行う
ことができる。

【００１９】上記実施例によれば以下の作用効果がある
。

【００２０】（１）複数個のメモリセルアレイＭＣＡ１
〜ＭＣＡ４の夫々に対応して、ＷＡＭＰ１〜ＷＡＭＰ４
，ＲＡＭＰ１〜ＲＡＭＰ４，ＤＯＢ１〜ＤＯＢ４，ＤＩ
Ｂ１〜ＤＩＢ４のような読出し・書き込み回路を設け、
書き込み動作と読出し動作をそれら読出し・書き込み回
路の上位側と下位側とに分けて指定するための制御信号
ＬＲ／Ｗ＊，ＵＲ／Ｗ＊に従って、前記読出し・書き込
み回路の動作態様を決定して、それらを所望の態様を以
て同一メモリサイクルで並列的に動作させるようにした
。したがって、前記制御信号ＬＲ／Ｗ＊，ＵＲ／Ｗ＊の
論理値の組み合わせ状態に応じて、全ての読出し・書き
込み回路に読出し動作又は書き込み動作を排他的に選択
させ、或いは一部の読出し・書き込み回路に読出し動作
を選択させると共にこれに並行してその他の書き込み・
読出し回路に書き込み動作を選択可能にすることができ
、これにより、単一メモリサイクルにおいて書き込み又
は読出し動作を選択することができると共に、単一バス
マスタモジュールのアクセス制御による同一メモリサイ
クルで書き込みと読出しを並列的に行うことも可能にな
る。

【００２１】（２）本実施例のＤＲＡＭをマイクロコン
ピュータシステムのデータバッファなどに適用した場合
、マイクロコンピュータの処理単位ビット数と周辺回路
の処理単位ビット数との関係に従って、融通性をもって
ＤＲＡＭをシステムに接続することができると共に、マ
イクロコンピュータの能力を最大限に引き出すようにし
て効率的にデータ転送を行うことができる。

【００２２】以上本発明者によってなされた発明を実施
例に基づいて具体的に説明したが、本発明はそれに限定
されるものではなく、その要旨を逸脱しない範囲におい
て種々変更可能であることは言うまでもない。例えばデ
ータの並列入出力ビット数やメモリセルアレイのマット
分割数などは上記実施例に限定されず適宜変更可能であ
る。また、書き込み・読出し回路の動作を指定するため
の制御信号はリード／ライト信号ＬＲ／Ｗ＊，ＵＲ／Ｗ
＊に限定されず、リード／ライト信号は一種類として上
位／下位を指定するための制御信号を複数ビット用いる
ようにしてもよい。また、読出し・書き込み回路はリー
ドアンプ、ライトアンプ、データ入力バッファ、データ
出力バッファに限定されず、メモリの記憶形式によって
適宜変更することができる。

【００２３】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるＤＲＡ
Ｍに適用した場合について説明したが、本発明はそれに
限定されるものではなく、疑似スタティックＲＡＭ、ス
タティックＲＡＭなどの各種半導体記憶装置、並びにマ
イクロコンピュータなどの半導体集積回路にオンチップ
されるメモリなどにも広く適用することができる。

【００２４】本発明は、少なくとも最大並列入出力ビッ
ト数の一部を書き込みにすると共に残りを読出しとして
並列アクセスして有効な条件のものに適用することがで
きる。

【００２５】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
の通りである。

【００２６】すなわち、複数個のメモリセルアレイの夫
々に対応して読出し・書き込み回路を設け、書き込み動
作と読出し動作を一群の読出し・書き込み回路単位で指
定するための複数ビットの制御信号に従って、前記読出
し・書き込み回路の動作態様を決定してそれらを同一メ
モリサイクルで並列的に動作させるための制御手段を設
けたから、単一メモリサイクルにおいて書き込み又は読
出し動作を排他的に選択することができると共に、単一
バスマスタモジュールのアクセス制御による同一メモリ
サイクルで書き込みと読出しを並列的に行うことができ
るという効果がある。さらに、本発明に係る半導体記憶
装置をマイクロコンピュータシステムのデータバッファ
などに適用した場合、マイクロコンピュータの処理単位
ビット数と周辺回路の処理単位ビット数との関係に従っ
て、融通性をもって当該半導体記憶装置をシステムに接
続することができると共に、マイクロコンピュータの能
力を最大限に引き出すようにして効率的にデータ転送を
行うことができるという効果がある。

【図面の簡単な説明】

【図１】図１は本発明の一実施例に係るＤＲＡＭのブロ
ック図である。

【図２】図２は制御信号子ＵＲ／Ｗ＊，ＬＲ／Ｗ＊のレ
ベルとＤＲＡＭの動作態様との一例関係説明図である。

【図３】図３は本実施例のＤＲＡＭを用いた一例システ
ム構成図である。

【図４】図４は図３のシステムにおけるＤＲＡＭの一例
動作態様説明図である。

【図５】図５は図３のシステムにおけるＤＲＡＭの別の
動作態様説明図である。

【図６】図６は図１に示されるＤＲＡＭを用いた別の一
例システム構成図である。

【符号の説明】

ＭＣＡ１乃至ＭＣＡ４　　メモリセルアレイＷＡＭＰ１
乃至ＷＡＭＰ４　　書き込みアンプＲＡＭＰ１乃至ＲＡ
ＭＰ４　　読出しアンプＤＩＢ１乃至ＤＩＢ４　　デー
タ入力バッファＤＯＢ１乃至ＤＯＢ４　　データ出力バ
ッファＤ０乃至Ｄ１５　　データ ＵＲ／Ｗ＊，ＬＲ／Ｗ＊　　制御信号 １　　マイクロコンピュータ ２　　ＤＲＡＭ ３　　表示装置 ４　　マルチプレクサ ５　　第１周辺回路 ６　　第２周辺回路

Claims (3)

【特許請求の範囲】
1. 【請求項１】　　メモリセルに対するデータの読出し及
   び書き込みのための複数個の読出し・書き込み回路を有
   する半導体記憶装置であって、書き込み動作と読出し動
   作を一群の読出し・書き込み回路単位で指定するための
   複数個の制御信号入力端子と、前記制御信号入力端子か
   ら供給される複数ビットの信号に従って前記読出し・書
   き込み回路の動作態様を決定してそれらを同一メモリサ
   イクルで並列的に動作させるための制御手段とを含んで
   成るものであることを特徴とする半導体記憶装置。
2. 【請求項２】　　前記複数個の読出し・書き込み回路は
   、マット分割された複数個のメモリセルアレイの夫々に
   対応して設けられて成るものであることを特徴とする請
   求項１記載のハンド値集積回路。
3. 【請求項３】　　前記制御信号入力端子を２個有し、前
   記制御手段は、その制御信号入力端子から供給される信
   号の論理値の組み合わせに応じて、前記複数個の読出し
   ・書き込み回路による入出力ビットを上位ビット側と下
   位ビット側に二分して、読出し。書き込み回路の動作態
   様を制御するものであることを特徴とする請求項２記載
   の半導体記憶装置。