JPH02278342A - マイクロコンピュータ - Google Patents
マイクロコンピュータInfo
- Publication number
- JPH02278342A JPH02278342A JP1100403A JP10040389A JPH02278342A JP H02278342 A JPH02278342 A JP H02278342A JP 1100403 A JP1100403 A JP 1100403A JP 10040389 A JP10040389 A JP 10040389A JP H02278342 A JPH02278342 A JP H02278342A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- data
- parity
- parity generation
- interruption
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 230000002159 abnormal effect Effects 0.000 abstract description 2
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 1
Landscapes
- Detection And Correction Of Errors (AREA)
- Microcomputers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はマイクロコンピュータ、特に、システムの暴走
を防ぐ機能を有するマイクロコンピュタに関する。
を防ぐ機能を有するマイクロコンピュタに関する。
従来のマイクロコンピュータについて図面を参照して詳
細に説明する。
細に説明する。
第２図は従来のマイクロコンピュータの一例を示すブロ
ック図である。
ック図である。
第２図に示すマイクロコンピュータは、プログラム（以
下、書き込み命令という）により出力回路２６にデータ
を書き込むと、出力回路２６は次の書き込み命令が実行
されるまで、同じデータを出力端子９〜１６に出力しつ
づける。
下、書き込み命令という）により出力回路２６にデータ
を書き込むと、出力回路２６は次の書き込み命令が実行
されるまで、同じデータを出力端子９〜１６に出力しつ
づける。
上述した従来のマイクロコンピュータは、出力端子が外
来のノイズ、ザージなどの影響を受けて、出力回路のデ
ータが変化しても、その状！ぷを検出することができな
いため、システムの正常な動作を妨げるという欠点があ
った。
来のノイズ、ザージなどの影響を受けて、出力回路のデ
ータが変化しても、その状！ぷを検出することができな
いため、システムの正常な動作を妨げるという欠点があ
った。
本発明の目的は、出力回路のデータが書き込み命令とは
独立して変化した場合に、その状態を検出してシステム
の暴走を防ぐ機能を有するマイクロコンピュータと提供
することにある。
独立して変化した場合に、その状態を検出してシステム
の暴走を防ぐ機能を有するマイクロコンピュータと提供
することにある。
本発明のマイクロコンピュータは、プログラムの実行に
よりデータを書き込み、そのｎビットデータ（ｎは正の
整数）をパラレルに外部に出力する出力回路を有するマ
イクロコンピュータにおいて、 （Ａ）前記出力回路に書き込まれたｎビットデータのパ
リティを生成する第１と第２のパリティ生成回路、 〈８）前記第１と第２のパリティ生成回路を比較すし、
比較信号を出力する比較回路、 （Ｃ）前記比較信号にもとづいて動作する割り込み制御
回路、 とを含んで構成される。
よりデータを書き込み、そのｎビットデータ（ｎは正の
整数）をパラレルに外部に出力する出力回路を有するマ
イクロコンピュータにおいて、 （Ａ）前記出力回路に書き込まれたｎビットデータのパ
リティを生成する第１と第２のパリティ生成回路、 〈８）前記第１と第２のパリティ生成回路を比較すし、
比較信号を出力する比較回路、 （Ｃ）前記比較信号にもとづいて動作する割り込み制御
回路、 とを含んで構成される。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の一実施例を示すブロック図である。
第１図に示すマイクロコンピュータは、書き込み命令を
実行しると、書き込み信号２５が有効となり、内部デー
タバス１７〜２４より出力ラッチ１〜８に８ビツトデー
タが書き込まれる。
実行しると、書き込み信号２５が有効となり、内部デー
タバス１７〜２４より出力ラッチ１〜８に８ビツトデー
タが書き込まれる。
同時に、８とットデータのパリティがパリティ生成回路
２７で生成される。この時、パリティ生成回路２８は書
き込み信号２５がインバータ回路３１で反転されて非選
択となる。
２７で生成される。この時、パリティ生成回路２８は書
き込み信号２５がインバータ回路３１で反転されて非選
択となる。
一方、書き込み命令が実行されない時は、パリティ生成
回路２８が選択されて、出力ラッチ１〜８の８ビツトデ
ータのパリティを生成する。
回路２８が選択されて、出力ラッチ１〜８の８ビツトデ
ータのパリティを生成する。
パリティ生成回路２７とパリティ生成回路２８のデータ
は、比較回路２９に入力される。
は、比較回路２９に入力される。
比較された結果、パリティ生成回路２７とパリティ生成
回路２８のデータが異っていると、割り込み制御回路３
０に割り込み要求信号３２を出力する。
回路２８のデータが異っていると、割り込み制御回路３
０に割り込み要求信号３２を出力する。
本発明のマイクロコンピュータは、外来のノイズ、サー
ジなどの影響を受けて、出力回路のデータが変化した場
合、比較回路より割り込み要求信号が出力され、割り込
み制御回路により割り込みが発生するので、割り込み処
理のプログラムで暴走対策を行なうことにより、システ
ムの異常動作を防止できるという効果がある。
ジなどの影響を受けて、出力回路のデータが変化した場
合、比較回路より割り込み要求信号が出力され、割り込
み制御回路により割り込みが発生するので、割り込み処
理のプログラムで暴走対策を行なうことにより、システ
ムの異常動作を防止できるという効果がある。
第１図は本発明の一実施例を示すブロック図、第２図は
従来の一例を示すブロック図である。 １〜８・・・・・・出力ラッチ、９〜１６・・・・・・
出力端子、１７〜２４・・・・・・内部データバス、２
５・・・・・・書き込み信号、２６・・・・・・出力回
路、２７．２８・・・・・・パリティ生成回路、２つ・
・・・・・比較回路、３０・・・・・・割り込み制御回
路、３１・・・・・・インバータ回路、３２・・・・・
・割り込み要求信号。
従来の一例を示すブロック図である。 １〜８・・・・・・出力ラッチ、９〜１６・・・・・・
出力端子、１７〜２４・・・・・・内部データバス、２
５・・・・・・書き込み信号、２６・・・・・・出力回
路、２７．２８・・・・・・パリティ生成回路、２つ・
・・・・・比較回路、３０・・・・・・割り込み制御回
路、３１・・・・・・インバータ回路、３２・・・・・
・割り込み要求信号。
Claims (1)
- 【特許請求の範囲】 プログラムの実行によりデータを書き込み、そのｎビッ
トデータ（ｎは正の整数）をパラレルに外部に出力する
出力回路を有するマイクロコンピュータにおいて、 （Ａ）前記出力回路に書き込まれたｎビットデータのパ
リテイを生成する第１と第２のパリテイ生成回路、 （Ｂ）前記第１と第２のパリテイ生成回路を比較すし、
比較信号を出力する比較回路、 （Ｃ）前記比較信号にもとづいて動作する割り込み制御
回路、 とを含むことを特徴とするマイクロコンピュータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1100403A JP2847741B2 (ja) | 1989-04-19 | 1989-04-19 | マイクロコンピュータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1100403A JP2847741B2 (ja) | 1989-04-19 | 1989-04-19 | マイクロコンピュータ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02278342A true JPH02278342A (ja) | 1990-11-14 |
| JP2847741B2 JP2847741B2 (ja) | 1999-01-20 |
Family
ID=14273016
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1100403A Expired - Lifetime JP2847741B2 (ja) | 1989-04-19 | 1989-04-19 | マイクロコンピュータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2847741B2 (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62209628A (ja) * | 1986-03-11 | 1987-09-14 | Nec Corp | プロセサバスにおけるバリテイチエツク回路 |
| JPS62293438A (ja) * | 1986-06-12 | 1987-12-21 | Fujitsu Ltd | コンピユ−タ応用装置 |
-
1989
- 1989-04-19 JP JP1100403A patent/JP2847741B2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62209628A (ja) * | 1986-03-11 | 1987-09-14 | Nec Corp | プロセサバスにおけるバリテイチエツク回路 |
| JPS62293438A (ja) * | 1986-06-12 | 1987-12-21 | Fujitsu Ltd | コンピユ−タ応用装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2847741B2 (ja) | 1999-01-20 |
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