JPH04282930A - 非同期トリガ伝達回路 - Google Patents
非同期トリガ伝達回路Info
- Publication number
- JPH04282930A JPH04282930A JP3046549A JP4654991A JPH04282930A JP H04282930 A JPH04282930 A JP H04282930A JP 3046549 A JP3046549 A JP 3046549A JP 4654991 A JP4654991 A JP 4654991A JP H04282930 A JPH04282930 A JP H04282930A
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- JP
- Japan
- Prior art keywords
- trigger
- circuit
- synchronization
- output
- flip
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- Synchronisation In Digital Transmission Systems (AREA)
- Information Transfer Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、非同期によるデータ転
送処理を行う情報処理装置における非同期トリガ伝達回
路に関する。情報処理装置においては、チャネルと外部
装置、システムの共通バスと非同期プロセッサなど、非
同期制御が頻繁に行われているが、近年の半導体技術の
進歩によるプロセッサ、チャネルの高速化に伴い、非同
期信号伝達の高速化が要求されている。
送処理を行う情報処理装置における非同期トリガ伝達回
路に関する。情報処理装置においては、チャネルと外部
装置、システムの共通バスと非同期プロセッサなど、非
同期制御が頻繁に行われているが、近年の半導体技術の
進歩によるプロセッサ、チャネルの高速化に伴い、非同
期信号伝達の高速化が要求されている。
【０００２】
【従来の技術】従来の非同期トリガ伝達回路としては、
例えば図１３に示すようなものがある。１〜３はＤフリ
ップフロップであり、これらのＤフリップフロップ１〜
３は、信号ａ、信号ｂ、および信号ｃをそれぞれ出力す
る。
例えば図１３に示すようなものがある。１〜３はＤフリ
ップフロップであり、これらのＤフリップフロップ１〜
３は、信号ａ、信号ｂ、および信号ｃをそれぞれ出力す
る。
【０００３】４はアンド回路であり、アンド回路４には
Ｄフリップフロップ３の信号ｃとＤフリップフロップ２
の反転信号ｄが入力する。τｓとτｉは非同期であるた
め同期化する必要があり、Ｄフリップフロップ１および
Ｄフリップフロップ２によりτｓトリガを同期化し、Ｄ
フリップフロップ３により微分をとり、アンド回路４を
介してτｉトリガを生成している。
Ｄフリップフロップ３の信号ｃとＤフリップフロップ２
の反転信号ｄが入力する。τｓとτｉは非同期であるた
め同期化する必要があり、Ｄフリップフロップ１および
Ｄフリップフロップ２によりτｓトリガを同期化し、Ｄ
フリップフロップ３により微分をとり、アンド回路４を
介してτｉトリガを生成している。
【０００４】次に、前記非同期トリガ伝達回路のタイム
チャートを図１４に示す。図１４において、Ａは、イン
タフェース上のアドレスで、アドレス確定するまで時間
がかかるため、一旦バッファに受けたアドレスがＢであ
る。Ｃは、Ｂをさらにバッファリングしたアドレスであ
る。τｓ同期インタフェースのアドレスＡを監視し、そ
のアドレスＡによりτｓトリガを発生し、それをτｉ同
期化してτｉ同期部で制御するものを示している。
チャートを図１４に示す。図１４において、Ａは、イン
タフェース上のアドレスで、アドレス確定するまで時間
がかかるため、一旦バッファに受けたアドレスがＢであ
る。Ｃは、Ｂをさらにバッファリングしたアドレスであ
る。τｓ同期インタフェースのアドレスＡを監視し、そ
のアドレスＡによりτｓトリガを発生し、それをτｉ同
期化してτｉ同期部で制御するものを示している。
【０００５】図中、ＳＰＴ１０，ＳＰＴ２０Ａ，ＳＰＴ
３０Ａ，ＳＰＴ４０Ａはそれぞれτｓ同期インタフェー
スのステージを意味し、ＳＰＴ１０のタイミングでτｓ
同期インタフェース上にアドレスＡが出力される。ＳＰ
Ｔ１０のタイミングでアドレスＡがインタフェース上に
出力され、それをＳＰＴ１０の後縁でバッファにアドレ
スＢとしてセットする。
３０Ａ，ＳＰＴ４０Ａはそれぞれτｓ同期インタフェー
スのステージを意味し、ＳＰＴ１０のタイミングでτｓ
同期インタフェース上にアドレスＡが出力される。ＳＰ
Ｔ１０のタイミングでアドレスＡがインタフェース上に
出力され、それをＳＰＴ１０の後縁でバッファにアドレ
スＢとしてセットする。
【０００６】さらに、バッファにセットしたアドレスＢ
をＳＰＴ２０Ａの後縁でバッファにアドレスＣとしてセ
ットする。ＳＰＴ２０Ａのタイミングで、バッファにセ
ットされたアドレスＢを監視し、τｉ同期制御部に対す
るトリガが発生した場合、τｓトリガがオンする。その
τｓトリガをτｉ同期制御部へ同期化して渡す。
をＳＰＴ２０Ａの後縁でバッファにアドレスＣとしてセ
ットする。ＳＰＴ２０Ａのタイミングで、バッファにセ
ットされたアドレスＢを監視し、τｉ同期制御部に対す
るトリガが発生した場合、τｓトリガがオンする。その
τｓトリガをτｉ同期制御部へ同期化して渡す。
【０００７】図示のように、τｉトリガは信号ｂ、信号
ｃの立ち下がりで有効となる。
ｃの立ち下がりで有効となる。
【０００８】
【発明が解決しようとする課題】しかしながら、このよ
うな従来の非同期トリガ伝達回路にあっては、図１４に
示すように、τｉとτｓがほぼ等しい場合およびτｉ＜
＜τｓの場合、同期化するときにトリガの立ち下がり微
分を使わなければならないため（トリガの立ち上がり微
分ではｃがまだ確定しない）、同期化のタイミングが一
番悪いケースの場合に固定され、高速なデータ転送を行
うことができないという問題点があった。
うな従来の非同期トリガ伝達回路にあっては、図１４に
示すように、τｉとτｓがほぼ等しい場合およびτｉ＜
＜τｓの場合、同期化するときにトリガの立ち下がり微
分を使わなければならないため（トリガの立ち上がり微
分ではｃがまだ確定しない）、同期化のタイミングが一
番悪いケースの場合に固定され、高速なデータ転送を行
うことができないという問題点があった。
【０００９】本発明は、このような従来の問題点に鑑み
てなされたものであって、最適なタイミングの同期化に
より高速なデータ転送を行うことができる非同期トリガ
伝達回路を提供することを目的としている。
てなされたものであって、最適なタイミングの同期化に
より高速なデータ転送を行うことができる非同期トリガ
伝達回路を提供することを目的としている。
【００１０】
【課題を解決するための手段】図１は本発明の原理説明
図である。図１において、１３は入力するτｓトリガを
τｉ同期に同期化する同期化回路、１４は該同期化回路
１３の出力の微分をとる微分回路、１５は該微分回路１
４の出力からτｉトリガを生成するタイミングをτｓと
τｉの周期比により切り換える切換回路である。
図である。図１において、１３は入力するτｓトリガを
τｉ同期に同期化する同期化回路、１４は該同期化回路
１３の出力の微分をとる微分回路、１５は該微分回路１
４の出力からτｉトリガを生成するタイミングをτｓと
τｉの周期比により切り換える切換回路である。
【００１１】
【作用】本発明においては、τｓトリガをτｉ同期に同
期化し、同期出力の微分をとり、微分出力からτｉトリ
ガを生成するタイミングをτｓとτｉの周期比により切
り換えるようにしたため、同期化回路と微分回路の立ち
上がりでτｉトリガが有効となる。
期化し、同期出力の微分をとり、微分出力からτｉトリ
ガを生成するタイミングをτｓとτｉの周期比により切
り換えるようにしたため、同期化回路と微分回路の立ち
上がりでτｉトリガが有効となる。
【００１２】このように、τｉトリガを伝達するタイミ
ングを最適にするようにしたため、高速なデータ転送を
行うことができる。
ングを最適にするようにしたため、高速なデータ転送を
行うことができる。
【００１３】
【実施例】以下、本発明の実施例を図面に基づいて説明
する。図２〜図５は本発明の一実施例（トリガ単発の場
合）を示す図である。図２において、１１は信号ｅを出
力するＤフリップフロップ、１２は信号ｂを出力するＤ
フリップフロップであり、これらのＤフリップフロップ
１１，１２がτｓトリガをτｉ同期に同期化する同期化
回路１３を構成している。
する。図２〜図５は本発明の一実施例（トリガ単発の場
合）を示す図である。図２において、１１は信号ｅを出
力するＤフリップフロップ、１２は信号ｂを出力するＤ
フリップフロップであり、これらのＤフリップフロップ
１１，１２がτｓトリガをτｉ同期に同期化する同期化
回路１３を構成している。
【００１４】１４は信号ｂが入力し、信号ｇおよび信号
ｉを出力するＤフリップフロップであり、Ｄフリップフ
ロップ１４は同期化回路１３の出力の微分をとる微分回
路を構成している。１５はＤフリップフロップ（微分回
路）１４の出力からτｉトリガを生成するタイミングを
τｓとτｉの周期比により切り換える切換回路であり、
切換回路１５はアンド回路１６，１７，１８と、Ｄフリ
ップフロップ１９と、オア回路２０から構成されている
。
ｉを出力するＤフリップフロップであり、Ｄフリップフ
ロップ１４は同期化回路１３の出力の微分をとる微分回
路を構成している。１５はＤフリップフロップ（微分回
路）１４の出力からτｉトリガを生成するタイミングを
τｓとτｉの周期比により切り換える切換回路であり、
切換回路１５はアンド回路１６，１７，１８と、Ｄフリ
ップフロップ１９と、オア回路２０から構成されている
。
【００１５】τｓとτｉの周期比は、τｉ＜τｓ／２、
τｓ／２＜τｉ＜τｓ、τｉ≧τｓの３つの場合がある
。τｉ＜τｓ／２の場合はアンド回路１６を介してτｉ
トリガが生成され、τｓ／２＜τｉ＜τｓの場合はアン
ド回路１８を介してτｉトリガを生成され、τｉ＜≧τ
ｓの場合はアンド回路１７を介してτｉトリガが生成さ
れる。図中、（１）はτｉ＜τｓ／２のとき信号“１”
を、（２）はτｓ／２＜τｉ＜τｓのとき信号“１”を
、（３）はτｉ≧τｓのとき信号“１”を、それぞれ出
力する手段を示し、スイッチ、レジスタなどにより構成
される。
τｓ／２＜τｉ＜τｓ、τｉ≧τｓの３つの場合がある
。τｉ＜τｓ／２の場合はアンド回路１６を介してτｉ
トリガが生成され、τｓ／２＜τｉ＜τｓの場合はアン
ド回路１８を介してτｉトリガを生成され、τｉ＜≧τ
ｓの場合はアンド回路１７を介してτｉトリガが生成さ
れる。図中、（１）はτｉ＜τｓ／２のとき信号“１”
を、（２）はτｓ／２＜τｉ＜τｓのとき信号“１”を
、（３）はτｉ≧τｓのとき信号“１”を、それぞれ出
力する手段を示し、スイッチ、レジスタなどにより構成
される。
【００１６】次に、τｉ＜τｓ／２の場合のタイムチャ
ートを図３に示す。図３において、τｓとτｉは非同期
なので同期化する必要があり、Ｄフリップフロップ１１
，１２で同期化し、Ｄフリップフロップ１４で微分して
、Ｄフリップフロップ１２，１４の立ち下がりでτｉト
リガを有効にする。こうしてアンド回路１６を介してτ
ｉトリガが生成され、アドレスＣに伝達され、データ転
送が行われる。
ートを図３に示す。図３において、τｓとτｉは非同期
なので同期化する必要があり、Ｄフリップフロップ１１
，１２で同期化し、Ｄフリップフロップ１４で微分して
、Ｄフリップフロップ１２，１４の立ち下がりでτｉト
リガを有効にする。こうしてアンド回路１６を介してτ
ｉトリガが生成され、アドレスＣに伝達され、データ転
送が行われる。
【００１７】信号ｂがオフ、信号ｇがオンのとき、立ち
下がりでτｉトリガが有効となる。これは従来と同じで
ある。次に、τｓ／２＜τｉ＜τｓの場合のタイムチャ
ートを図４に示す。図４において、τｓとτｉは非同期
なので、同期化する必要があり、Ｄフリップフロップ１
１，１２により同期化し、Ｄフリップフロップ１４で微
分し、Ｄフリップフロップ１２，１４の立ち上がりでτ
ｉトリガを有効にする。
下がりでτｉトリガが有効となる。これは従来と同じで
ある。次に、τｓ／２＜τｉ＜τｓの場合のタイムチャ
ートを図４に示す。図４において、τｓとτｉは非同期
なので、同期化する必要があり、Ｄフリップフロップ１
１，１２により同期化し、Ｄフリップフロップ１４で微
分し、Ｄフリップフロップ１２，１４の立ち上がりでτ
ｉトリガを有効にする。
【００１８】アンド回路１７を介してＤフリップフロッ
プ１９にいったん受けて、アンド回路１８を経てτｉト
リガが生成され、アドレスＣに伝達され、データ転送が
行われる。ここで、Ｄフリップフロップ１９を受けてい
るのは、アドレスＣに伝達されるタイミングが苦しいか
らである。
プ１９にいったん受けて、アンド回路１８を経てτｉト
リガが生成され、アドレスＣに伝達され、データ転送が
行われる。ここで、Ｄフリップフロップ１９を受けてい
るのは、アドレスＣに伝達されるタイミングが苦しいか
らである。
【００１９】この場合には、信号ｈがオン、信号ｇがオ
フのとき、立ち上がりで、τｉトリガが有効になる。次
に、τｉ≧τｓの場合のタイムチャートを図５に示す。 図５において、τｉとτｓは非同期であり、Ｄフリップ
フロップ１１，１２により同期化し、Ｄフリップフロッ
プ１６により微分し、Ｄフリップフロップ１２，１４の
立ち上がりでτｉトリガを有効にする。
フのとき、立ち上がりで、τｉトリガが有効になる。次
に、τｉ≧τｓの場合のタイムチャートを図５に示す。 図５において、τｉとτｓは非同期であり、Ｄフリップ
フロップ１１，１２により同期化し、Ｄフリップフロッ
プ１６により微分し、Ｄフリップフロップ１２，１４の
立ち上がりでτｉトリガを有効にする。
【００２０】アンド回路１７を介してτｉトリガが生成
され、アドレスＣに伝達され、データ転送が行われる。 この場合も信号ｂがオン、信号ｇがオフのとき、立ち上
がりで、τｉトリガが有効となる。次に、図６〜図１２
は本発明の他の実施例（トリガ連続の場合）を示す図で
ある。
され、アドレスＣに伝達され、データ転送が行われる。 この場合も信号ｂがオン、信号ｇがオフのとき、立ち上
がりで、τｉトリガが有効となる。次に、図６〜図１２
は本発明の他の実施例（トリガ連続の場合）を示す図で
ある。
【００２１】図６において、ＳＣＬＫはτｓトリガと同
期しているクロック、ＩＣＬＫはτｉトリガと同期して
いるクロック、ＳＴ１〜ＳＴ４はアンド回路２１〜２４
が出力するτｓトリガセット信号、ＩＴＲＧＡはＴフリ
ップフロップ２５が出力するトリガ信号、ＩＴＲＧＡＴ
はＴフリップフロップ２６が出力するトリガ信号、ＩＴ
ＲＧＢはＤフリップフロップ１１が出力する同期化信号
、ＩＴＲＧＣはＤフリップフロップ１２が出力する同期
化信号、ＩＴＲＧＤはＤフリップフロップ１４が出力す
る微分信号、ＩＴＲＧＥはイクスクルーシブオア回路２
７が出力する信号、ｌはＴフリップフロップ２８が出力
する信号、ｍはＴフリップフロップ２９が出力する信号
、ＩＤ１〜ＩＤ４はバッファセレクト信号、ｋはＤフリ
ップフロップ１９の出力信号である。
期しているクロック、ＩＣＬＫはτｉトリガと同期して
いるクロック、ＳＴ１〜ＳＴ４はアンド回路２１〜２４
が出力するτｓトリガセット信号、ＩＴＲＧＡはＴフリ
ップフロップ２５が出力するトリガ信号、ＩＴＲＧＡＴ
はＴフリップフロップ２６が出力するトリガ信号、ＩＴ
ＲＧＢはＤフリップフロップ１１が出力する同期化信号
、ＩＴＲＧＣはＤフリップフロップ１２が出力する同期
化信号、ＩＴＲＧＤはＤフリップフロップ１４が出力す
る微分信号、ＩＴＲＧＥはイクスクルーシブオア回路２
７が出力する信号、ｌはＴフリップフロップ２８が出力
する信号、ｍはＴフリップフロップ２９が出力する信号
、ＩＤ１〜ＩＤ４はバッファセレクト信号、ｋはＤフリ
ップフロップ１９の出力信号である。
【００２２】また、３０〜３３はτｓトリガを保持する
複数の保持回路（バッファ）、３４〜４５，４６〜４８
はアンド回路、４９〜５４，５５，５６はオア回路であ
る。アンド回路３４〜４５とオア回路４９〜５４が保持
回路３０〜３３のセレクト回路５７を構成している。Ｉ
ＴＲＧＡがオンすると、Ｔフリップフロップによりバッ
ファ３０〜３３のセット信号ＳＴ１〜４がサイクリック
にオンする。
複数の保持回路（バッファ）、３４〜４５，４６〜４８
はアンド回路、４９〜５４，５５，５６はオア回路であ
る。アンド回路３４〜４５とオア回路４９〜５４が保持
回路３０〜３３のセレクト回路５７を構成している。Ｉ
ＴＲＧＡがオンすると、Ｔフリップフロップによりバッ
ファ３０〜３３のセット信号ＳＴ１〜４がサイクリック
にオンする。
【００２３】ＩＴＲＧＡがτｉに同期され、それの微分
信号ＩＴＲＧＥによりバッファ３０〜３４のセレクト信
号であるＩＤ１〜４が生成され、τｓ同期のバッファと
τｉ同期のセレクト信号ＩＤ１〜４との対応が行われ、
τｉ同期化されてトリガ処理が行われる。次に、τｉ＞
τｓ／２（速い場合）のタイムチャートを図７に示す。
信号ＩＴＲＧＥによりバッファ３０〜３４のセレクト信
号であるＩＤ１〜４が生成され、τｓ同期のバッファと
τｉ同期のセレクト信号ＩＤ１〜４との対応が行われ、
τｉ同期化されてトリガ処理が行われる。次に、τｉ＞
τｓ／２（速い場合）のタイムチャートを図７に示す。
【００２４】図７において、ＩＴＲＧＣがオン、ＩＴＲ
ＧＤがオフのとき、立ち上がりで、τｉトリガが有効と
なり、ＩＴＲＧＣがオフ、ＩＴＲＧＤがオンのとき、立
ち下がりで、τｉトリガが有効となる。次に、τｉ＞τ
ｓ／２（遅い場合）のタイムチャートを図８に示す。図
８において、ＩＴＲＧＢの立ち上がりが遅くなっている
が、τｉトリガは前記の場合と同様に立ち上がりで有効
となり、また、立ち下がりで有効となる。
ＧＤがオフのとき、立ち上がりで、τｉトリガが有効と
なり、ＩＴＲＧＣがオフ、ＩＴＲＧＤがオンのとき、立
ち下がりで、τｉトリガが有効となる。次に、τｉ＞τ
ｓ／２（遅い場合）のタイムチャートを図８に示す。図
８において、ＩＴＲＧＢの立ち上がりが遅くなっている
が、τｉトリガは前記の場合と同様に立ち上がりで有効
となり、また、立ち下がりで有効となる。
【００２５】τｓ／２＜τｉ＜τｓでも速い場合と遅い
場合があり、それぞれのタイムチャートを図９および図
１０に示す。また、τｉ≧τｓでも速い場合と遅い場合
があり、それぞれのタイムチャートを図１１および図１
２に示す。本実施例においては、連続したτｓトリガも
最適のタイミングでτｉトリガに変換することができ、
高速なデータ転送を行うことができる。
場合があり、それぞれのタイムチャートを図９および図
１０に示す。また、τｉ≧τｓでも速い場合と遅い場合
があり、それぞれのタイムチャートを図１１および図１
２に示す。本実施例においては、連続したτｓトリガも
最適のタイミングでτｉトリガに変換することができ、
高速なデータ転送を行うことができる。
【００２６】
【発明の効果】以上説明してきたように、本発明によれ
ば、τｓとτｉの周期比によりτｉトリガを伝達するタ
イミングを最適にするようにしたため、高速なデータ転
送を行うことができる。
ば、τｓとτｉの周期比によりτｉトリガを伝達するタ
イミングを最適にするようにしたため、高速なデータ転
送を行うことができる。
【図１】本発明の原理説明図
【図２】本発明の一実施例を示す図
【図３】τｉ＜τｓ／２のタイムチャート
【図４】τｓ
／２＜τｉ＜τｓのタイムチャート
／２＜τｉ＜τｓのタイムチャート
【図５】τｉ≧τｓ
のタイムチャート
のタイムチャート
【図６】本発明の他の実施例を示す図
【図７】τｉ＜τｓ／２（速い場合）のタイムチャート
【図８】τｉ＜τｓ／２（遅い場合）のタイムチャート
【図９】τｓ／２＜τｉ＜τｓ（速い場合）のタイムチ
ャート
ャート
【図１０】τｓ／２＜τｉ＜τｓ（遅い場合）のタイム
チャート
チャート
【図１１】τｉ≧τｓ（速い場合）のタイムチャート
【
図１２】τｉ≧τｓ（遅い場合）のタイムチャート
図１２】τｉ≧τｓ（遅い場合）のタイムチャート
【図
１３】従来例を示す図
１３】従来例を示す図
【図１４】従来例のタイムチャート
１１，１２：Ｄフリップフロップ
１３：同期化回路
１４：Ｄフリップフロップ（微分回路）１５：切換回路
１６〜１８：アンド回路
１９：Ｄフリップフロップ
２０：オア回路
２１〜２４：Ｔフリップフロップ
２５，２６，２８，２９：Ｔフリップフロップ２７：イ
クスクルーシブオア回路 ３０〜３３：バッファ（保持回路） ３４〜４５，４６〜４８：アンド回路 ４９〜５４，５５，５６：オア回路 ５７：セレクト回路
クスクルーシブオア回路 ３０〜３３：バッファ（保持回路） ３４〜４５，４６〜４８：アンド回路 ４９〜５４，５５，５６：オア回路 ５７：セレクト回路
Claims (3)
- 【請求項１】入力するτｓトリガをτｉ同期に同期化す
る同期化回路（１３）と、該同期化回路（１３）の出力
の微分をとる微分回路（１４）と、該微分回路（１４）
の出力からτｉトリガを生成するタイミングをτｓとτ
ｉの周期比により切り換える切換回路（１５）を備えた
ことを特徴とする非同期トリガ伝達回路。 - 【請求項２】前記切換回路（１５）が前記同期化回路（
１３）の前縁の微分と、前縁の微分を１段フリップフロ
ップ（１９）で受けた出力と、後縁の微分とを切換える
ことを特徴とする請求項１の非同期トリガ伝達回路。 - 【請求項３】前記切換回路（１５）がτｓトリガを保持
する複数の保持回路（３０〜３３）と該保持回路（３０
〜３３）をセレクトするセレクト回路（５７）を有し、
連続したτｓトリガの同期出力とその前縁の微分出力の
オン、オフおよび同期出力とその後縁の微分出力のオフ
、オンによりτｉトリガを有効とすることを特徴とする
請求項１の非同期トリガ伝達回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3046549A JPH04282930A (ja) | 1991-03-12 | 1991-03-12 | 非同期トリガ伝達回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3046549A JPH04282930A (ja) | 1991-03-12 | 1991-03-12 | 非同期トリガ伝達回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04282930A true JPH04282930A (ja) | 1992-10-08 |
Family
ID=12750399
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3046549A Withdrawn JPH04282930A (ja) | 1991-03-12 | 1991-03-12 | 非同期トリガ伝達回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04282930A (ja) |
-
1991
- 1991-03-12 JP JP3046549A patent/JPH04282930A/ja not_active Withdrawn
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