JPH04284717A - パルス発生回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、それぞれが同じパルス
幅をもち、相互に定められたタイミング関係にある複数
のパルスを発生するパルス発生回路に関するものであり
、特に従来よりも少ないハード量のパルス発生回路を提
供するものである。

【０００２】

【従来の技術】図４は、従来のパルス発生回路の構成を
示し、図５はその動作タイミングを示す。図４において
、１６ないし１８は、それぞれ遅延時間Ｄ１，Ｄ２，Ｄ
３を規定する遅延カウンタ、１９ないし２１はパルス幅
Ｗを規定するパルス幅カウンタ、２２ないし２７はクロ
ック入力ごとにオン／オフ状態を反転するトグル動作を
行うフリップフロップ（ＦＦ）、２８および２９はイン
バータ、３０ないし３２はオアゲートである。

【０００３】また図４において、（ａ）　ないし（ｓ）
　は、図５中の対応するタイミング波形を示す。以下に
図５の動作タイミングを参照して図４の従来回路の動作
を説明する。（ａ）　のリセットパルスが入力されると
、遅延カウンタ１６にＤ１が、パルス幅カウンタ１９，
２０，２１にそれぞれＷがロードされ、遅延カウンタ１
６は（ｂ）のようにカウント動作を開始し、Ｄ１をカウ
ントしたところで（ｃ）　のようにキャリを発生する。 このキャリによって遅延カウンタ１７にＤ２がロードさ
れ、（ｈ）のようにカウント動作を開始させるとともに
、フリップフロップ２２と２５がトリガされ、それらの
Ｑ出力は（ｄ），（ｇ）　のように“１”に立上る。こ
の結果パルス幅カウンタ１９はイネーブル状態となり、
（ｅ）　に示すようにカウント動作を開始し、Ｗをカウ
ントしたところで（ｆ）　に示すようにキャリを発生す
る。これによりフリップフロップ２５のＱ出力は（ｇ）
　のように“０”に立下り、幅Ｗの基本パルスが、リセ
ットパルスからＤ１だけ遅延して出力される。

【０００４】一方、遅延カウンタ１７は、Ｄ２をカウン
トしたところで（ｉ）　のようにキャリを発生し、遅延
カウンタ１８にＤ３をロードさせて（ｎ）　のようにカ
ウント動作を開始させるとともに、フリップフロップ２
３と２６をトリガして、それらのＱ出力を（ｊ），（ｍ
）　に示すように“１”に立上げる。

【０００５】これにより、パルス幅カウンタ２０はイネ
ーブル状態となって（ｋ）　に示すようにカウント動作
を開始し、Ｗをカウントしたところで（ｌ）　のように
キャリを発生してフリップフロップ２６のＱ出力を（ｍ
）のように“０”に立下げる。この結果フリップフロッ
プ２６からは、リセットパルスからＤ１＋Ｄ２だけ遅延
した遅延パルスが出力される。

【０００６】遅延カウンタ１８からフリップフロップ２
７までの動作も（ｎ）　ないし（ｓ）　に示すようにし
て同様に行われ、リセットパルスからＤ１＋Ｄ２＋Ｄ３
だけ遅延した遅延パルスが、フリップフロップ２７から
出力される。

【０００７】

【発明が解決しようとする課題】従来のパルス発生回路
では必要とするパルスの数が多くなると、遅延カウンタ
とパルス幅カウンタの数も比例して増加し、回路規模と
消費電流が増大するという問題があった。

【０００８】本発明は、出力パルス数の増加に対して回
路規模や消費電流の増大の割合が少なくて済むようなパ
ルス発生回路を実現することを目的としている。

【０００９】

【課題を解決するための手段】本発明は、出力するパル
スの数とは無関係にパルス幅カウンタの数を１個とし、
遅延カウンタは出力する遅延パルスの数に応じて同数設
け、パルス幅カウンタが発生する基本パルスの立上り、
立下りの時点で各遅延カウンタをそれぞれ２回起動して
、所望の遅延パルスが得られるようにするものである。

【００１０】図１に、本発明の原理的構成を示す。図１
において、１は、パルス幅カウンタであり、基本パルス
と遅延パルスのパルス幅を規定するために用いられる。 リセットパルスによって起動され、定められたパルス幅
に相当するカウント値Ｗに達するとキャリを出力する。 カウンタの起動は、リセットパルスにより値Ｗをロード
することによって行われる。

【００１１】２は、トリガ入力によってオン／オフ動作
するフリップフロップであり、リセットパルスによりオ
ン状態となり、パルス幅カウンタ１のキャリ出力によっ
てオフ状態に戻る。３は、遅延カウンタであり、リセッ
トパルスとパルス幅カウンタ１のキャリ出力とによって
起動され、定められた遅延時間に相当するカウント値Ｄ
に達するとキャリを出力する。カウンタの起動は、リセ
ットパルスまたはパルス幅カウンタのキャリにより値Ｄ
をカウンタにロードすることによって行われる。

【００１２】４は、トリガ入力によってオン／オフ動作
するフリップフロップであり、遅延カウンタ３がリセッ
トパルスによって起動されたときのキャリ出力でオン状
態になり、遅延カウンタ３がパルス幅カウンタ１のキャ
リ出力によって起動されたときのキャリ出力によってオ
フ状態に戻る。

【００１３】５，６は、オアゲートである。

【００１４】

【作用】図１において、パルス幅カウンタ１と遅延カウ
ンタ３は、リセットパルスによって同時に起動され、パ
ルス幅カウンタ１はＷをカウントするとキャリを出力し
、遅延カウンタ３はＤをカウントするとキャリを出力す
る。

【００１５】フリップフロップ２は、リセットパルスに
よりオンとなり、パルス幅カウンタ１のキャリ出力によ
ってオフに状態を切り換え、図示されているパルス幅Ｗ
の基本パルスを出力する。他方、フリップフロップ４は
、遅延カウンタ３のキャリ出力によって２回トリガされ
、オン／オフ状態を切り換える。最初のトリガは、遅延
カウンタ３がリセットパルスにより起動され、Ｄをカウ
ントしてキャリを出力したときであり、フリップフロッ
プ４は、リセットパルスの入力タイミングすなわち基本
パルスの立上りのタイミングよりもＤだけ遅いタイミン
グでオンとなる。次のトリガは、遅延カウンタ３がパル
ス幅カウンタ１のキャリ出力により起動されＤをカウン
トしてキャリを出力したときであり、フリップフロップ
４は、基本パルスが立下がるタイミングよりもＤだけ遅
いタイミングでオフとなる。この結果、基本パルスより
もＤだけ遅延された遅延パルスが図示のように出力され
る。

【００１６】遅延カウンタ３とフリップフロップ４の組
み合わせ回路は、必要とされる遅延パルスの数に応じて
任意数並列に設けることができる。

【００１７】

【実施例】図２に本発明実施例回路の構成を示し、図３
にその動作タイミングを示す。この実施例は、基本パル
スと、基本パルスに対して異なる遅延Ｄ１，Ｄ２をもつ
２つの遅延パルスとを発生するものである。

【００１８】図２において、７はパルス幅カウンタ、８
および９は遅延カウンタ、１０，１１，１２はトグル動
作を行うように接続されたＤタイプのフリップフロップ
、１３ａ，１３ｂはインバータ、１４はオアゲート、１
５はアンドゲートである。パルス幅カウンタ７は、リセ
ットパルス（Ｌレベル）をロード端子ｌｏａｄに印加さ
れたとき値Ｗを読み込み、イネーブル端子ＥＮが‘Ｈ’
レベルであればクロック端子ＣＫに印加されているクロ
ックによってカウントダウン動作を行う。カウント値が
零になったときキャリ端子ＣＲからキャリを出力する。 遅延カウンタ８および遅延カウンタ９の構造は、パルス
幅カウンタ７と同じであるが、それぞれロード端子ｌｏ
ａｄにアンドゲート１５から‘Ｈ’レベルが印加された
とき、Ｄ１とＤ２を読み込む点が異なっている。

【００１９】次に図３を参照して実施例回路の動作を説
明する。図３中の波形（ａ）　〜（ｊ）　は、図２の回
路中の部位（ａ）　〜（ｊ）　におけるものである。（
ａ）　でリセットパルスが入力（Ｌレベル）されること
により、（ｂ）　のようにパルス幅カウンタ７はＷのカ
ウントを開始し、（ｄ）　のようにフリップフロップ１
０はオンになり、（ｅ），（ｈ）のように遅延カウンタ
８，９はそれぞれＤ１とＤ２のカウントを開始する。

【００２０】次に遅延カウンタ８のカウント量がＤ１に
達すると、（ｆ）の最初のキャリが生じ、フリップフロ
ップ１１は（ｇ）　のようにオンに変化する。同様に遅
延カウンタ９のカウント量がＤ２に達すると、（ｉ）　
の最初のキャリが生じ、フリップフロップ１２は（ｊ）
　のようにオンに変化する。

【００２１】この後、パルス幅カウンタ７のカウント量
がＷに達すると、（ｃ）　のようにキャリが生じ、フリ
ップフロップ１０はオフに変化する。同時にこのキャリ
によって、（ｅ），（ｈ）　のように遅延カウンタ８，
９は再びカウント動作を開始する。各遅延カウンタ８，
９は前回と同様にそれぞれＤ１，Ｄ２をカウントした時
点でキャリを生じ、フリップフロップ１１，１２は、（
ｇ），（ｊ）　のようにオフに変化する。このようにし
て、フリップフロップ１１，１２から遅延パルス出力が
得られる。

【００２２】

【発明の効果】本発明によれば、発生される遅延パルス
の数とは無関係にパルス幅カウンタの個数は１個となる
ため、従来のパルス発生回路にくらべてハード量を大幅
に削減することができ、実装スペースの縮小化とコスト
および消費電力の低減とを図ることができる。

【図面の簡単な説明】

【図１】本発明の原理的構成図である。

【図２】本発明実施例回路の構成図である。

【図３】本発明実施例回路の動作タイミング図である。

【図４】従来のパルス発生回路の構成図である。

【図５】従来のパルス発生回路の動作タイミング図であ
る。

【符号の説明】

１　　パルス幅カウンタ ２，４　　フリップフロップ ３　　遅延カウンタ ５，６　　オアゲート

Claims (1)

【特許請求の範囲】
1. 【請求項１】　　定められたパルス幅をもつ基本パルス
   と、基本パルスに対し一定の時間遅延している１個ない
   し複数個の遅延パルスを発生し、並列に出力するパルス
   発生回路において、上記定められたパルス幅に相当する
   数のクロックをカウントするパルス幅カウンタ（１）と
   、パルス幅カウンタ（１）を起動するリセットパルスに
   よりオンとなり、パルス幅カウンタ（１）のキャリ出力
   によってオフになるように制御され、基本パルスを発生
   する第１のフリップフロップ（２）と、上記リセットパ
   ルスとパルス幅カウンタ（１）のキャリ出力によってそ
   れぞれ起動され、上記基本パルスからの一定の時間遅延
   に相当する数のクロックをカウントする遅延カウンタ（
   ３）と、上記遅延カウンタ（３）からの最初のキャリ出
   力によってオンとなり、次のキャリ出力によってオフに
   なるように制御され、遅延パルスを発生する第２のフリ
   ップフロップ（４）とからなり、上記遅延カウンタと第
   ２のフリップフロップとの組を、発生すべき遅延パルス
   の数だけ設けたことを特徴とするパルス発生回路。