JPH0548437U - 周波数逓倍回路 - Google Patents

Abstract

(57)【要約】 【目的】 出力値にジッターが生じない周波数逓倍回路
を実現すること。 【構成】 入力されたパルス信号を１／２の周波数信号
に分周する第１の分周回路と、十分小さなクロック信号
を所定の値にて分周する第２の分周回路と、第１の分周
回路によって分周された入力パルス信号のパルス出力期
間内に含まれる第２の分周回路によって分周されたクロ
ック信号の数をカウントするカウンタと、カウンタにて
カウントされた数をラッチするラッチ回路と、クロック
信号をラッチ回路にラッチされている数にて分周する第
３の分周回路と、カウンタにおけるカウント動作および
ラッチ回路におけるラッチ動作のタイミング信号を発生
するリタイミング回路とを具備する周波数逓倍回路にお
いて、カウンタにてカウントされた数とラッチ回路にて
ラッチされている数との差が１である場合には、ラッチ
動作を行うタイミング信号の発生を禁止する比較回路が
設けられている。

Description

【考案の詳細な説明】

【０００１】

【産業上の利用分野】

本考案は周波数が変化するパルス信号の周波数を逓倍して出力する周波数逓倍 回路に関する。

【０００２】

【従来の技術】

図３は従来より用いられている周波数逓倍回路の構成を示す図である。

【０００３】 入力パルス信号ｆinは第１の分周回路である分周回路３０１によってデューテ ィー比が５０％であり、入力パルス信号ｆinの１／２の周波数であるパルス信号 とされて２入力のアンドゲート３０３の一方の入力端子に入力する。アンドゲー ト３０３の他方の入力端子には、第２の分周回路である分周回路３０２によって １／Ａに分周されたクロック信号ＣＬＫが入力されている。ここで、入力パルス 信号ｆinの周波数、クロック信号ＣＬＫの周波数および分周回路３０２における 分周値Ａは、分周回路３０２の出力周波数が分周回路３０１の出力周波数よりも 十分高くなるように設定されているので、アンドゲート３０３の出力には分周回 路３０１のパルス出力の期間のみ１／Ａに分周されたクロック信号ＣＬＫが現れ る。このアンドゲート３０３の出力はクロック信号としてカウンタ３０４に供給 され、カウンタ３０４ではこのクロック数（パルス数）をカウントして該カウン ト値を示す信号を出力する。該出力信号はラッチ回路３０５にてラッチされ、分 周比を決める値Ｎとして第３の分周回路である分周回路３０６へ出力される。分 周回路３０６には、このほかにクロック信号ＣＬＫが入力されており、該クロッ ク信号ＣＬＫを上記の値Ｎにて分周した出力信号ｆoutを出力する。

【０００４】 ここで、出力信号ｆoutの周波数はＣＬＫ／Ｎとなるが、Ｎの値は各パルスの 幅から、 １／ｆin＝Ｎ／（ＣＬＫ／Ａ）・・・・・・（１） また、出力ｆoutを ｆout＝Ａ・ｆin ・・・・・・（２） と定義すると、 ｆout＝ＣＬＫ／Ｎ ・・・・・・（３） となり、出力信号ｆoutには入力パルス信号ｆinのＡ倍の周波数が現れる。

【０００５】 図４は図３に示したブロック図を具体化した回路図である。

【０００６】 図３に示す回路はフリップフロップ回路４０１₁〜４０１₆、アンドゲート４０ ２₁〜４０２₄、分周回路４０３、アップカウンタ４０４、ラッチ回路４０５およ びダウンカウンタ４０６より構成されている。

【０００７】 図中のフリップフロップ回路４０１₁は図３に示される分周回路３０１を構成 し、ダウンカウンタ４０６、フリップフロップ回路４０１₂およびアンドゲート ４０２₂は図３中の分周回路３０６を構成するものである。

【０００８】 Ｄフリップフロップであるフリップフロップ回路４０１₁は１／２分周回路と して用いられるもので、クロック端子に入力パルス信号ｆinが供給され、データ 端子Ｄには反転出力が供給されている。これにより周波数がｆin／２であり、デ ューティーが５０％のＱ出力および反転出力が得られる。該Ｑ出力はアンドゲー ト４０２₁の一方の入力端子とフリップフロップ回路４０１₃のデータ端子Ｄに入 力される。

【０００９】 クロック信号ＣＬＫは分周回路４０３とダウンカウンタ４０６、および反転さ れた後に各フリップフロップ回路４０１₂〜４０１₆のクロック端子に供給されて いる。分周回路４０３では供給されたクロック信号ＣＬＫを１／Ａに分周してア ンドゲート４０２₁の他方の入力端子に出力する。

【００１０】 アップカウンタ４０４はアンドゲート４０２₁の出力を入力してそのパルス数 をカウントする。このカウント値Ｎはラッチ回路４０５にてラッチされた後にダ ウンカウンタ４０６へ送出される。ダウンカウンタ４０６では入力されたカウン ト値Ｎをクロック信号ＣＬＫの周期にてカウントダウンし、この値が０となると リップルキャリー信号をアンドゲート４０２₂の一方の入力端子とフリップフロ ップ回路４０１₂のデータ端子とに出力する。フリップフロップ回路４０１₂には クロック信号ＣＬＫが反転されて入力され、出力信号ｆoutであるそのＱ出力は アンドゲート４０２₂の他方の入力に供給されている。また、アンドゲート４０ ２₂の出力はダウンカウンタ４０６のロード端子に供給されているので、ダウン カウンタ４０６は上記のリップルキャリー信号が出力される毎にデータのロード を行い、入力信号ｆinがＡ倍に逓倍された出力信号ｆoutが出力される。

【００１１】 各フリップフロップ回路４０１₃〜４０１₆および各アンドゲート４０２₃，４ ０２₄は、アップカウンタ４０４，ラッチ回路４０５のリセット信号，クロック 信号信号をそれぞれ生成するためのリタイミング回路を構成するもので、各フリ ップフロップ回路のＱ出力がデータ端子に供給されるように順に接続されている 。アンドゲート４０２₃にはフリップフロップ回路４０１₄のＱ出力とフリップフ ロップ回路４０１₅の反転出力とがともに反転されて入力され、アンドゲート４ ０２₄にはフリップフロップ回路４０１₅のＱ出力とフリップフロップ回路４０１ ₆ の反転出力とがともに反転されて入力されている。各アンドゲート４０２₃，４ ０２₄の出力はラッチ回路４０５のクロック端子，アップカウンタ４０４のリセ ット端子にそれぞれ供給されており、これによりアップカウンタ４０４，ラッチ 回路４０５のそれぞれはデータの更新を行う。

【００１２】

【考案が解決しようとする課題】

上述した従来の周波数逓倍回路においては、２分周された入力信号ｆinのパル ス出力がなされている間に含まれる１／Ａに分周されたクロック信号ＣＬＫの数 Ｎをカウントすることによって分周動作が行われるが、このＮの値は図５に示す ように１／Ａに分周されたクロック信号ＣＬＫの位相によって±１の範囲で変動 してしまう。この変動は出力信号ｆoutにジッターとして現れるという問題点が ある。

【００１３】 本考案は上述したような従来の技術に鑑みてなされたものであって、出力値に ジッターが生じることのない周波数逓倍回路を実現することを目的とする。

【００１４】

【課題を解決するための手段】

本考案の周波数逓倍回路は、入力されたパルス信号を１／２の周波数信号に分 周する第１の分周回路と、 十分小さなクロック信号を所定の値にて分周する第２の分周回路と、 前記第１の分周回路によって分周された入力パルス信号のパルス出力期間内に 含まれる前記第２の分周回路によって分周されたクロック信号の数をカウントす るカウンタと、 前記カウンタにてカウントされた数をラッチするラッチ回路と、 前記クロック信号を前記ラッチ回路にラッチされている数にて分周する第３の 分周回路と、 前記カウンタにおけるカウント動作および前記ラッチ回路におけるラッチ動作 のタイミング信号を発生するリタイミング回路とを具備する周波数逓倍回路にお いて、 前記カウンタにてカウントされた数と前記ラッチ回路にてラッチされている数 との差が１である場合には、ラッチ動作を行うタイミング信号の発生を禁止する 比較回路が設けられている。

【００１５】

【作用】

比較回路によって、カウンタにてカウントされた数とラッチ回路にてラッチさ れている数との差が１である場合には、ラッチ動作を行うタイミング信号の発生 が禁止され、カウント数がクロック信号の位相によって変動した場合にはラッチ 動作が行われないので、これによるジッターが出力信号に発生することはない。

【００１６】

【実施例】

次に、本考案の実施例について図面を参照して説明する。

【００１７】 図１は本考案の第１の実施例の構成を示す回路図である。

【００１８】 図中のフリップフロップ回路１０１₁〜１０１₆、アンドゲート１０２₁〜１０ ２₄、分周回路１０３、アップカウンタ１０４、ラッチ回路１０５およびダウン カウンタ１０６のそれぞれの構成および動作は、図４に示したフリップフロップ 回路４０１₁〜４０１₆、アンドゲート４０２₁〜４０２₄、分周回路４０３、アッ プカウンタ４０４、ラッチ回路４０５およびダウンカウンタ４０６と同様である ため、これらについての説明は省略する。

【００１９】 本実施例においては、この他に比較回路を構成するアダー回路１０７₁，１０ ７₂、コンパレータ１０８₁，１０８₂、ノアゲート１０９、アンドゲート１０２₅ ，１０２₆およびフリップフロップ回路１０１₇が設けられている。

【００２０】 アップカウンタ１０４が出力するカウント値Ｎはラッチ回路１０５の他にコン パレータ１０８₁とアダー回路１０７₂に送出され、ラッチ回路１０５におけるラ ッチ出力はダウンカウンタ１０６の他にアダー回路１０７₁とコンパレータ１０ ８₂へ送出されている。各コンパレータ１０８₁，１０８₂の各出力はノアゲート １０９に入力され、ノアゲート１０９の出力は反転されてアンドゲート１０２₅ の一方の入力端子に供給されている。アンドゲート１０２₅の他方の入力端子に はフリップフロップ回路１０１₁のＱ出力が反転されて供給されており、その出 力はフリップフロップ回路１０１₇のクロック端子に供給されている。フリップ フロップ回路１０１₇のセット端子にはアンドゲート１０２₄の出力が反転されて 入力され、そのＱ出力はアンドゲート１０２₆の一方の入力端子に供給されてい る。該アンドゲート１０２₆の他方の入力端子にはアンドゲート１０２₃の出力が 供給されており、その出力はラッチ回路１０５のクロック端子に供給されている 。

【００２１】 次に、本実施例の動作について説明する。

【００２２】 アダー回路１０７₁では現在ラッチ回路１０５にてラッチされている値に１を 加えてコンパレータ１０８₁へ出力する。コンパレータ１０８₁はこの値とアップ カウンタ１０４でのカウント値Ｎとを比較し、これらの値が一致したときにハイ レベル信号を出力する。一方、アダー回路１０７₂はアップカウンタ１０４での カウント値Ｎに１を加えてコンパレータ１０８₂へ出力する。コンパレータ１０ ８₂はこの値と現在ラッチ回路１０５にてラッチされている値とを比較し、これ らの値が一致したときにハイレベル信号を出力する。各コンパレータの出力はノ アゲート１０９の入力端子に供給されるため、ノアゲート１０９の出力は現在ラ ッチ回路１０５にてラッチされている値とアップカウンタ１０４でのカウント値 Ｎとが一致した場合、もしくはこれらの各値の差が２以上の場合にハイレベルと なり、アンドゲート１０２₅、フリップフロップ回路１０１₇およびアンドゲート １０２₆が動作してラッチ回路１０５にクロック信号の供給がなされる。これに よりラッチ回路１０５はアップカウンタ１０４が出力する新たなカウント値Ｎを ラッチする。

【００２３】 現在ラッチ回路１０５にてラッチされている値とアップカウンタ１０４でのカ ウント値Ｎとの差が１である場合には、いずれかのコンパレータがハイレベルを 出力し、ノアゲート１０９の出力がロウレベルとなるために、ラッチ回路１０５ へのクロック信号の供給が禁止され、ラッチ回路１０５は現在ラッチしている値 を維持する。

【００２４】 本実施例においては、上記のようにカウント値Ｎが±１の範囲で変動した場合 にはラッチ回路１０５によるラッチ動作が防止されるので、これに起因するジッ ターが出力値に現れることが防止された。

【００２５】 図２は本考案の第２の実施例の構成を示す回路図である。

【００２６】 本実施例は図１に示した第１の実施例における各アダー回路および各コンパレ ータへの入力データを異ならせたものである。この他の構成は第１の実施例と同 様であるため、図１と同じ番号を付して説明は省略する。

【００２７】 本実施例においてはアダー回路１０７₁，１０７₂のそれぞれには現在ラッチ回 路１０５にてラッチされている値が入力される。アダー回路１０７₁ではこの入 力値に１を加えてコンパレータ１０８₁へ出力し、アダー回路１０７₂ではこの入 力値から１を減じてコンパレータ１０８₂へ出力する。各コンパレータにはこれ らの入力の他にアップカウンタ１０４が出力するカウント値Ｎが入力されており 、各入力値が一致したときに第１の実施例の場合と同様にハイレベルを出力する 。このため、本実施例においても第１の実施例と同様にカウント値Ｎが±１の範 囲で変動した場合にはラッチ回路１０５によるラッチ動作が禁止される。

【００２８】

【考案の効果】

本考案はカウンタにてカウントされた数とラッチ回路にてラッチされている数 との差が１である場合には、ラッチ動作を行うタイミング信号の発生を禁止する 比較回路を設けたことにより、出力値にジッターが現れることを防ぐことができ る効果がある。

【図面の簡単な説明】

【図１】本考案の第１の実施例の構成を示す回路図であ
る。

【図２】本考案の第２の実施例の構成を示す回路図であ
る。

【図３】従来例の構成を示すブロック図である。

【図４】従来例の構成を詳細に示す回路図である。

【図５】クロックの位相によるカウント値Ｎの変動を説
明するための図である。

【符号の説明】

１０１₁〜１０１₇ フリップフロップ １０２₁〜１０２₆ アンドゲート １０３ 分周回路 １０４ アップカウンタ １０５ ラッチ回路 １０６ ダウンカウンタ １０７₁，１０７₂ アダー回路 １０８₁，１０８₂ コンパレータ １０９ ノアゲート

Claims (1)

【実用新案登録請求の範囲】
1. 【請求項１】 入力されたパルス信号を１／２の周波数
   信号に分周する第１の分周回路と、 十分小さなクロック信号を所定の値にて分周する第２の
   分周回路と、 前記第１の分周回路によって分周された入力パルス信号
   のパルス出力期間内に含まれる前記第２の分周回路によ
   って分周されたクロック信号の数をカウントするカウン
   タと、 前記カウンタにてカウントされた数をラッチするラッチ
   回路と、 前記クロック信号を前記ラッチ回路にラッチされている
   数にて分周する第３の分周回路と、 前記カウンタにおけるカウント動作および前記ラッチ回
   路におけるラッチ動作のタイミング信号を発生するリタ
   イミング回路とを具備する周波数逓倍回路において、 前記カウンタにてカウントされた数と前記ラッチ回路に
   てラッチされている数との差が１である場合には、ラッ
   チ動作を行うタイミング信号の発生を禁止する比較回路
   が設けられていることを特徴とする周波数逓倍回路。