JPH0411133B2 - - Google Patents

Description

【発明の詳細な説明】 「産業上の利用分野」 この発明は各種の計測手段として利用すること
ができる計数回路に関する。

「発明の背景」 各種の現象を電気信号としてとらえ、その電気
信号をパルス信号に変換し、パルス信号を計数
し、その計数値を累積加算するような計測システ
ムが広く用いられている。

このような計測システムにおいて計測時間が連
続して長い場合、カウンタのカウント値を必要に
応じて取出し、その取出したカウント値を利用し
て各種の制御或は処理を施すことが行なわれる。
カウンタの計数値を必要に応じて取出すには従来
よりカウンタに記憶器を付設し、この記憶器にラ
ツチ信号を与えてその時点におけるカウンタの計
数内容を取込む方法が採られている。

「従来技術」 第４図及び第５図に従来の計数回路を示す。第
４図に示す例ではカウンタを１Ａと１Ｂの２台設
け、これら２台のカウンタ１Ａと１Ｂを読出要求
が発生する毎に交互に動作させ、読出要求が出さ
れたとき今まで計数動作していた側のカウンタを
休止させると共にそのカウンタに付設した記憶器
２Ａ又は２Ｂにラツチ信号を与え、そのカウンタ
の計数値を記憶器に取込むように動作させるよう
に構成したものである。尚３は入力信号、４は読
出要求信号を示す。また５は切換制御信号発生
器、６Ａ，６Ｂは信号切換器、７Ａ，７Ｂは遅延
回路をそれぞれ示す。

第５図の例は「特開昭60−51026号公報」で提
案された計数回路を示す。この公報記載の計数回
路はカウンタ１を高速カウンタ１Ｈと低速カウン
タ１Ｌとに分割すると共に、読出要求信号４が入
力されたとき、ラツチ信号発生器８において入力
信号の立上りを待つてラツチ信号９を発生させ、
そのラツチ信号９を遅延回路７を通じて記憶器２
Ａと２Ｂに与える構成とした場合を示す。

また特開昭57−194636号公報に提案されたよう
に、カウンタの計数値を、このカウンタと同期し
てラツチ動作する中間記憶器に移し、この中間記
憶器に移した計数値を、任意の時点で第２デイジ
タル回路に読込む構成も考えられる。

しかしながら、このように構成した場合は、カ
ウンタと同等の速度で動作する中間記憶器が必要
となり、特にカウンタが高速計数する場合には、
中間記憶器も高速動作が要求されるため、中間記
憶器として高価なラツチ回路素止を用いなくては
ならなくなる欠点を持つ。

「発明が解決しようとする問題点」 第４図に示した構造によればカウンタが１Ａと
１Ｂの２台必要となり回路規模が大きくなつて高
価なものとなる。更に読出要求信号４が与えられ
る毎に２台のカウンタ１Ａと１Ｂが交互に休止状
態に入るため休止状態に入るときと、休止状態か
ら動作状態に戻るときとで±カウントの計数誤差
が起きることがあり、その計数誤差が蓄積されて
いく欠点がある。

第５図に示した例ではカウンタ１は連続して計
数動作するものであるから±１カウント誤差が発
生する欠点は解消される。

然し乍らこの構造による場合、記憶器２Ａと２
Ｂに与えるラツチ信号は第６図に示すように読出
要求信号４が出された時点からその次に入力され
る入力信号３の立上りまでの期間Ｐだけ、ラツチ
信号９の発生が遅れ、ラツチ動作が待たされる。

このため入力信号が比較的速い周期のパルスの
場合は特に支障はないが、入力信号の繰返し間隔
が比較的長く、然もその発生がランダムな場合、
読出要求信号４を与えてもその時点の真の計数値
を直ちに得ることができない不都合が生じる。

「問題点を解決するための手段」 この発明ではカウンタに記憶器を付設し、カウ
ンタの計数値を記憶器に取込んで読出す方式の計
数回路において、記憶器に供給する読出要求信号
の通路にカウンタのトリガエツジからカウンタの
遷移に要する時間だけ読出要求信号の通過を阻止
するラツチ禁止手段を設けると共に、このラツチ
禁止手段によつて読出要求信号が禁止された状態
でその禁止解除時に改めてカウンタにラツチ信号
を与える内部ラツチ信号発生手段を設けた構成と
したものである。

この発明の構成によれば入力信号がカウンタに
入力された時点或は入力されてからカウンタの状
態が遷移している状態で読出要求信号が入力され
てもラツチ禁止手段によつて読出要求信号が記憶
器に入力されることを阻止する。禁止状態が解除
されたとき内部ラツチ発生手段から改めて内部ラ
ツチ信号が出力され記憶器に与えられる。よつて
禁止期間中に読出要求信号が出されてもわずかな
時間遅れてラツチ動作が行なわれ、その時点にお
ける計数値を出力することができる。

尚、禁止期間以外の期間に読出要求信号が与え
られた場合は、その時点で直ちにラツチ動作が行
なわれる。

このようにこの発明によればカウンタの遷移期
間を除けば読出要求信号に応じて直ちにその時点
の真の計数値を読出すことができる。然もカウン
タの遷移期間を除いてラツチ動作させるように構
成したから±１カウントの誤差を生じることなく
記憶器に計数値を取込むことができる。

更にカウンタを読出要求の都度停止させないか
らカウンタの計数値に±１カウントの誤差が累積
されることはない。よつて読出要求時点における
真の計数値を正確に且つ時間遅れなく読取ること
ができ利点が得られる。

「実施例」 第１図にこの発明の一実施例を示す。この発明
においてはカウンタ１に記憶器２を付設し、この
記憶器２に読出要求信号を与えることによつてカ
ウンタ１の計数値を記憶器２に取込み、この計数
値を記憶器２から読出すようにした計数回路にお
いて、読出要求信号４の共通通路１１にカウンタ
１が遷移している状態で読出要求信号４の通過を
阻止するラツチ禁止手段１２を設け、これと共に
ラツチ禁止期間中に読出要求信号が与えられた場
合にラツチ禁止手段１２の禁止状態が解除された
時点で改めて記憶器２にラツチ信号を与える内部
ラツチ信号発生手段１３を設けたものである。尚
１４は内部ラツチ信号発生手段１３をリセツトさ
せるリセツト信号発生手段を示す。

ラツチ禁止手段１２はこの例ではインバータ１
２Ａと遅延回路１２Ｂと、ナンドゲート１２Ｃ
と、アンドゲート１２Ｄとによつて構成した場合
を示す。インバータ１２Ａは入力信号３の極性を
反転させ、その反転した信号を遅延回路１２Ｂで
遅延させる。遅延回路１２Ｂのの遅延量τはカウ
ンタ１の遷移に要する時間に等しいか、これより
わずかに長い時間に設定する。

ナンドゲート１２Ｃには一方の入力端子に入力
信号３を与え、他方の入力端子にインバータ１２
Ａと遅延回路１２Ｂを通した信号１５（第２図Ｂ
参照）を与える。この結果ナンドゲート１２Ｃの
出力には第２図Ｃに示すように入力信号３の立上
りから遅延回路１２Ｂの遅延時間τの間Ｌ論理と
なる信号１６が出力される。この信号１６をアン
ドゲート１２Ｄの一方の入力端子に与え時間τの
間アンドゲート１２Ｄを閉の状態に制御する。読
出要求信号通路１１はカウンタ３のトリガエツジ
（入力信号の立上り）から時間τの期間閉に制御
され読出要求信号４の通過が阻止される。

アンドゲート１２Ｄの出力信号はラツチ禁止手
段１２の出力信号として内部ラツチ信号発生手段
１３に与えられる。内部ラツチ信号発生手段１３
はこの例ではＲ−Ｓプリツプフロツプを用いた例
で示す。ラツチ禁止手段１２の出力信号はＲ−Ｓ
フリツプフロツプのセツト端子Ｓに与え、リセツ
ト端子Ｒにリセツト手段１４の出力信号を与え
る。

内部ラツチ信号発生手段１３の出力信号１７は
記憶器２のラツチ入力端子に与えられる。

このような構成において読出要求信号４が第２
図の時間軸上の前半に示すようにラツ禁止期間τ
以外の期間Ｑ（第２図Ｅ）に入力されたとすると、
この期間Ｑではアンドゲート１２Ｄに入力されて
いる信号１６はＨ論理であるため読出要求信号４
はラツチ禁止手段１２を通過し内部ラツチ信号発
生手段１３に与えられる。内部ラツチ信号発生手
段１３は読出要求信号４の立上りによつてトリガ
され、第２図Ｆに示す内部ラツチ信号１７を出力
する。

この内部ラツチ信号１７は記憶器２のラツチ入
力端子に与えられ、その立上りによつて記憶器２
にカウンタ１のその時点における最新の計数値
D₁を取込む。

これに対し、第２図Ｅの時間軸上の後半に示す
ようにラツチ禁止期間τ中に読出要求信号４が入
力されたとすると、読出要求信号４はラツチ禁止
手段によつて通過が阻止される。ラツチ禁止期間
τが経過しラツチ禁止状態が解除されるとラツチ
禁止手段１２を構成するアンドゲート１２Ｄの入
力が共にＨ論理となり、その出力にＨ論理を出力
する。このＨ論理に立上るエツジにより内部ラツ
チ信号発生手段１３はトリガされ内部ラツチ信号
１７Ａを出力する。

この内部ラツチ信号１７Ａの立上りのタイミン
グはラツチ禁止時間τを経過した時点となる。つ
まりカウンタ１の状態が遷移した後、計数内容が
Dnに確定した時点である。よつて記憶器２はカ
ウンタ１の遷移直後の計数内容Dnを取込む。尚
内部ラツチ信号発生手段１３は読出要求信号４が
Ｌ論理に復帰した次の信号１６の立下りでリセツ
トされる。

「発明の作用効果」 以上説明したようにこの発明によればカウンタ
１の遷移期間（ラツチ禁止期間τと等価）を除け
ば読出要求信号４が与えられ次第直ちにカウンタ
１の計数内容を記憶器２に取込むことができる。

またカウンタ１の遷移期間中に読出要求信号４
が入力された場合は、カウンタ１の遷移が終了し
た時点でカウンタ１の計数内容が記憶器２に取込
まれる。

従つて入力信号３が例えば第３図Ａに示すよう
にランダムパルスで、然もその時間間隔が比較的
長い場合でも読出要求信号４の立上りから大きく
遅れることなくつまりフリツプフロツプの動作の
遅れ分だけ遅れて内部ラツチ信号１７（第３図
Ｄ）が出力され、その時点の最新の計数値D₁を
第３図Ｅに示すように記憶器２に取込むことがで
きる。

またこの発明によればカウンタ１の遷移期間中
は記憶器２へデータの取込を行なわない構成とし
たから±１カウントの計数誤差を取込むことはな
い。然もカウンタ１は連続して計数動作している
からカウンタ１の計数値に±１カエントの計数値
が累積されることもない。

よつて読取要求に対して、その要求時点におけ
る最新の計数内容を時間遅れなく読出すことがで
きる利点が得られる。

また、この発明ではカウンタ１の計数内容を記
憶器２に直接読込む構成とし、カウンタ１と記憶
器２との間に高価なラツチ回路素子を介在させる
必要がないから、全体として安価に作ることがで
きる利点も得られる。

尚上述では内部ラツチ信号発生手段１３をＲ−
Ｓフリツプフロツプを用いた例を説明したが、そ
の他の例えばＤ形フリツプフロツプ、或はＪ−Ｋ
フリツプフロツプを用いて構成することもでき
る。

またカウンタ１を高速側（下桁側）と低速側
（上記桁側）とに分割しない例で説明したが、第
５図に示したように高速側と低速側に分割し、こ
れを縦続接続した形式のカウンタにもこの発明を
適用できる。

【図面の簡単な説明】

第１図はこの発明の一実施例を示すブロツク
図、第２図はこの発明の動作を説明するための波
形図、第３図はこの発明の効果を説明するための
波形図、第４図及び第５図は従来技術を説明する
ためのブロツク図、第６図は従来技術の欠点を説
明するための波形図である。 １：カウンタ、２：記憶器、３：入力信号、
４：読出要求信号、１１：読出要求信号通路、１
２：ラツチ禁止手段、１３：内部ラツチ信号発生
手段、１４：リセツト手段、１７，１７Ａ：内部
ラツチ信号。

Claims (1)

1. 【特許請求の範囲】 １ Ａ 入力信号を計数するカウンタと、 Ｂ このカウンタの計数値をラツチする記憶器
   と、 Ｃ この記憶器に供給する読出要求信号の通路に
   設けられ上記カウンタのトリガエツジからカウ
   ンタの遷移に要する時間だけ読出要求信号の通
   過を阻止するラツチ禁止手段と、 Ｄ このラツチ禁止手段を通じて読出要求信号が
   与えられ、上記ラツチ禁止手段が非禁止状態で
   あればこの読出要求信号の立上りに同期して直
   ちに上記記憶器にラツチ信号を与えると共に、
   上記ラツチ禁止手段がラツチ禁止状態で上記読
   出要求信号が与えられたときは、上記ラツチ禁
   止手段が禁止を解除した時点で上記記憶器にラ
   ツチ信号を与える内部ラツチ信号発生手段と、 から成る計数回路。