JPH04286145A - 半導体集積回路装置 - Google Patents

半導体集積回路装置

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Publication number
JPH04286145A
JPH04286145A JP3049808A JP4980891A JPH04286145A JP H04286145 A JPH04286145 A JP H04286145A JP 3049808 A JP3049808 A JP 3049808A JP 4980891 A JP4980891 A JP 4980891A JP H04286145 A JPH04286145 A JP H04286145A
Authority
JP
Japan
Prior art keywords
cap
solder
chip
metallized layer
integrated circuit
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP3049808A
Other languages
English (en)
Inventor
Toshihiko Sato
俊彦 佐藤
Tetsuya Hayashida
哲哉 林田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hitachi Ltd
Original Assignee
Hitachi Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hitachi Ltd filed Critical Hitachi Ltd
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Priority to US07/850,738 priority patent/US5219794A/en
Publication of JPH04286145A publication Critical patent/JPH04286145A/ja
Pending legal-status Critical Current

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Classifications

    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10WGENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00Interconnections or connectors in packages
    • H10W72/851Dispositions of multiple connectors or interconnections
    • H10W72/874On different surfaces
    • H10W72/877Bump connectors and die-attach connectors
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10WGENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W90/00Package configurations
    • H10W90/701Package configurations characterised by the relative positions of pads or connectors relative to package parts
    • H10W90/721Package configurations characterised by the relative positions of pads or connectors relative to package parts of bump connectors
    • H10W90/724Package configurations characterised by the relative positions of pads or connectors relative to package parts of bump connectors between a chip and a stacked insulating package substrate, interposer or RDL

Landscapes

  • Wire Bonding (AREA)
  • Die Bonding (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明は、半導体集積回路装置に
関し、特にチップキャリヤ(Chip Carrier
)形半導体集積回路装置に適用して有効な技術に関する
ものである。
【0002】
【従来の技術】特開昭62−249429号公報、特開
昭63−310139号公報には、パッケージ基板に実
装した半導体チップをキャップで気密封止したチップキ
ャリヤが記載されている。
【0003】上記文献に記載されたチップキャリヤを図
7に示す。チップキャリヤ20は、ムライトなどのセラ
ミック材料からなるパッケージ基板21の主面に設けた
電極22上に半田バンプ23を介して半導体チップ24
をフェイスダウンボンディングし、この半導体チップ2
4をキャップ25で気密封止したパッケージ構造を有し
ている。キャップ25は、窒化アルミニウム(AlN)
などの高熱伝導性セラミックからなり、封止用半田26
によってパッケージ基板21の主面に接合されている。 パッケージ基板21の主面の周縁部およびキャップ25
の脚部の下面のそれぞれには、封止用半田26の濡れ性
を向上させるためのメタライズ層27が設けられている
。上記パッケージ基板21とキャップ25とによって囲
まれたキャビティ内に封止されているチップ24の背面
(上面)は、伝熱用半田28によってキャップ25の下
面に接合されている。これは、チップ24から発生した
熱を伝熱用半田28を通じてキャップ25に伝達するた
めの構造である。上記伝熱用半田28の濡れ性を向上さ
せるため、キャップ25の下面およびチップ24の背面
には、メタライズ層27が設けられている。
【0004】パッケージ基板21の内層には、例えばW
(タングステン)からなる内部配線29が形成されてお
り、この内部配線29を通じてパッケージ基板21の主
面側の電極22と下面側の電極22とが電気的に接続さ
れている。下面側の電極22には、チップキャリヤ20
をモジュール基板などに実装する際の外部端子となる半
田バンプ30が接合される。
【0005】上記チップキャリヤを組立てるには、まず
チップの主面に接合した半田バンプをチップマウント装
置を用いてパッケージ基板の主面の電極上に正確に位置
決めする。続いて、上記チップを搭載したパッケージ基
板を不活性ガス雰囲気のリフロー炉に移送し、この中で
半田バンプを加熱、再溶融することによって、チップを
パッケージ基板の主面にフェイスダウンボンディングす
る。
【0006】次に、封止用半田を用いて上記パッケージ
基板の主面にキャップを接合する。
【0007】また、伝熱用半田を用いてチップの背面を
キャップの下面に接合する。キャップをパッケージ基板
の主面に半田付けする作業と、チップの背面をキャップ
の下面に半田付けする作業とは同一工程で行われる。す
なわち、チップの背面にプリフォーム半田を載せ、さら
にその上にキャップを載せた後、キャップの上に錘りな
どを載せて適度の荷重を印加した状態でリフロー炉にて
上記プリフォーム半田を加熱、溶融する。溶融した半田
は、このとき、キャップに加わる荷重のためにその一部
がキャップの内壁を伝わり、パッケージ基板の主面の周
縁部とキャップの脚部との隙間に流れ込み、これによっ
てチップの背面がキャップの下面に接合されると同時に
パッケージ基板とキャップとの接合がなされる。
【0008】
【発明が解決しようとする課題】しかしながら、前述し
たチップキャリヤの組立て方法は、チップとキャップと
の間に挟んだプリフォーム半田をリフロー炉で加熱、溶
融する際、キャップに加わる荷重によってチップの下面
の半田バンプが変形したり、潰れたりし易いという問題
があった。また、溶融した半田がキャップの内壁を伝わ
ってパッケージ基板とキャップとの隙間に流れ込むのに
ある程度の時間を必要とするため、組立て時間が長くな
るという問題があった。
【0009】本発明の目的は、前記の構成を備えたチッ
プキャリヤの製造歩留りを向上させることのできる技術
を提供することにある。
【0010】本発明の他の目的は、前記の構成を備えた
チップキャリヤの製造時間を短縮することのできる技術
を提供することにある。
【0011】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【0012】
【課題を解決するための手段】半田バンプを介してチッ
プを実装したパッケージ基板の主面に封止用半田を用い
てキャップを半田付けすることにより前記チップを気密
封止するとともに、前記キャップの下面に伝熱用半田を
用いて前記チップの背面を半田付けしてなるチップキャ
リヤにおいて、前記パッケージ基板の主面の周縁部およ
び前記キャップの脚部の下面のそれぞれに前記封止用半
田の濡れ性を向上させるための第一のメタライズ層を設
けるとともに、前記キャップの下面において前記チップ
の背面と対向する箇所に前記伝熱用半田の濡れ性を向上
させるための第二のメタライズ層を設け、前記キャップ
の脚部の下面に設けた前記第一のメタライズ層と前記第
二のメタライズ層とを一部で連続させるものである。
【0013】
【作用】上記した手段によれば、キャップの脚部の下面
に設けた第一のメタライズ層と、キャップの下面におい
てチップの背面と対向する箇所に設けた第二のメタライ
ズ層とを一部で連続させることにより、チップとキャッ
プとの間に挟んだプリフォーム半田を加熱、溶融した際
、溶融半田の一部は、上記第一および第二のメタライズ
層の表面を伝ってパッケージ基板の主面の周縁部とキャ
ップの脚部との隙間に速やかに流れ込むことができる。
【0014】以下、本発明を実施例により説明する。な
お、実施例を説明するための全図において、同一機能を
有するものは同一の符号を付し、その繰り返しの説明は
省略する。
【0015】
【実施例】図1に示すように、本実施例のチップキャリ
ヤ1は、ムライトなどのセラミック材料からなるパッケ
ージ基板2の主面の電極3上に半田バンプ4を介してフ
ェイスダウンボンディングした半導体チップ5をキャッ
プ6で気密封止したパッケージ構造を有している。上記
チップキャリヤ1は、その外形寸法が、縦×横=10〜
14mm×10〜14mm程度の微小なもので、マイク
ロ・キャリヤ・フォー・エル・エス・アイ・チップ(M
icro Carrier for LSI Chip
)とも称される。
【0016】上記半田バンプ4は、例えば3〜4重量%
程度のSnを含有するPb/Sn合金(溶融温度=32
0〜330℃程度)からなる。上記キャップ6は、例え
ば窒化アルミニウム(AlN)などの高熱伝導性セラミ
ックからなり、その脚部は、封止用半田7によってパッ
ケージ基板2の主面の周縁部に半田付けされている。
【0017】パッケージ基板2の主面の周縁部およびキ
ャップ6の脚部の下面のそれぞれには、封止用半田7の
濡れ性を向上させるための第一のメタライズ層8aが設
けられている。上記メタライズ層8aは、例えばTi、
NiおよびAuの薄膜を蒸着法によって堆積した複合金
属膜からなる。
【0018】上記パッケージ基板2の主面とキャップ6
の下面とによって囲まれたキャビティの中に封止されて
いるチップ5の背面(上面)は、伝熱用半田9によって
キャップ6の下面に半田付けされている。これは、チッ
プ5から発生する熱を伝熱用半田9を通じてキャップ6
に伝達するためである。上記伝熱用半田9の濡れ性を向
上させるため、キャップ6の下面においてチップ5の背
面と対向する箇所には、第二のメタライズ層8bが設け
られている。封止用半田7および伝熱用半田9は、例え
ば10重量%程度のSnを含有するPb/Sn合金(溶
融温度=275〜300℃程度)からなる。
【0019】パッケージ基板2の内層には、例えばWか
らなる内部配線10が形成されており、この内部配線1
0を通じてパッケージ基板2の主面側の電極3と下面側
の電極3とが電気的に接続されている。なお、図示は省
略するが、下面側の電極3には、チップキャリヤ1をモ
ジュール基板などに実装する際の外部端子となる半田バ
ンプが接合される。上記半田バンプは、封止用半田7よ
りもさらに低融点の半田、例えば3.0重量%程度のA
gを含有するSn/Ag合金(溶融温度=221〜22
2℃程度)からなる。
【0020】図2は、前記キャップ6の内側を示す斜視
図である。同図に示すように、キャップ6の脚部の下面
(図では上面)に設けられた第一のメタライズ層8aと
、キャップ6の下面においてチップ5の背面と対向する
箇所に設けられた第二のメタライズ層8bとは、例えば
キャップ6の内壁に4箇所設けられた第三のメタライズ
層8cを介して接続されている。すなわち、第一のメタ
ライズ層8aと第二のメタライズ層8bとは、それらの
一部が上記メタライズ層8cを通じて連続した状態にな
っている。上記メタライズ層8a,8b,8cは、例え
ば同一の工程で形成した同一の複合金属膜からなる。
【0021】次に、上記の構成からなるチップキャリヤ
1の組立方法を図3〜図5を用いて説明する。
【0022】まず図3に示すように、チップ5の主面に
形成した半田バンプ4をパッケージ基板2の主面の電極
3上に正確に位置決めする。この位置決めはチップマウ
ント装置などの機械を用いて行う。次に、上記パッケー
ジ基板2をリフロー炉に搬送する。上記リフロー炉の内
部は、半田バンプ4の表面の酸化を防止するために、窒
素、アルゴンなどの不活性ガス、または上記不活性ガス
に水素を混合した還元性ガスを充填した雰囲気になって
いる。そして、炉内の温度を半田バンプ4の溶融温度よ
りも幾分高め(340〜350℃程度)に設定して半田
バンプ4を加熱、溶融することにより、チップ5をパッ
ケージ基板2の主面にフェイスダウンボンディングする
(図4)。
【0023】次に、図5に示すように、チップ5の背面
上に所定の体積を有する伝熱用半田9(プリフォーム半
田)を載せ、さらにその上にキャップ6を載せる。続い
て、この状態でパッケージ基板2を水平に保ったままリ
フロー炉に搬送する。上記リフロー炉の内部は、伝熱用
半田9の表面の酸化を防止するために、前記不活性ガス
または還元性ガスを充填した雰囲気になっている。そし
て、炉内の温度を伝熱用半田9の溶融温度よりも幾分高
め(310℃程度)に設定して伝熱用半田9を加熱、溶
融する。これにより、溶融した半田は、第二のメタライ
ズ層8cの表面に沿って濡れ広がり、その一部が第三の
メタライズ層8cの表面を伝ってパッケージ基板2の主
面の周縁部とキャップ6の脚部との隙間に速やかに流れ
込んで封止用半田7となり、前記図1に示したチップキ
ャリヤ1の組立てが略完了する。
【0024】このように、キャップ6の内壁に設けた第
三のメタライズ層8cを介して第一のメタライズ層8a
と第二のメタライズ層8bとを一部連続させた本実施例
のチップキャリヤ1によれば、溶融した伝熱用半田9の
一部が上記第三のメタライズ層8cの表面を伝ってパッ
ケージ基板2の主面の周縁部とキャップ6の脚部との隙
間に速やかに流れ込むため、チップ5の封止を短時間で
行うことができる。
【0025】また、キャップに加える荷重を不要、もし
くは著しく軽減することができるので、伝熱用半田9を
溶融する際のチップ5の変形や潰れを防止することがで
き、チップキャリヤ1の組立て歩留りが向上する。
【0026】以上、本発明者によってなされた発明を実
施例に基づき具体的に説明したが、本発明は前記実施例
に限定されるものではなく、その要旨を逸脱しない範囲
で種々変更可能であることはいうまでもない。
【0027】例えば図6に示すように、第三のメタライ
ズ層8cをキャップ6の内壁の四隅に設けるなど、第三
のメタライズ層の配置や形状は適宜変更することができ
る。
【0028】なお、いずれの場合も第三のメタライズ層
の面積が大き過ぎると、パッケージ基板の主面の周縁部
とキャップの脚部との隙間に過剰の半田が流れ込み、チ
ップの背面に残る伝熱用半田の量が不足するため、チッ
プの背面とキャップの下面との隙間にボイドなどが発生
し、チップの放熱性が低下する。他方、第三のメタライ
ズ層の面積が小さ過ぎると、パッケージ基板の主面の周
縁部とキャップの脚部との隙間に半田が流れ込むのに長
時間を要してしまう。従って、第三のメタライズ層の面
積は、半田キャップの面積や形状などに応じて最適とな
るように設計する必要がある。
【0029】
【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下の通りである。
【0030】半田バンプを介してチップを実装したパッ
ケージ基板の主面に封止用半田を用いてキャップを半田
付けすることにより前記チップを気密封止するとともに
、前記キャップの下面に伝熱用半田を用いて前記チップ
の背面を半田付けしてなるチップキャリヤにおいて、前
記パッケージ基板の主面の周縁部および前記キャップの
脚部の下面のそれぞれに前記封止用半田の濡れ性を向上
させるための第一のメタライズ層を設けるとともに、前
記キャップの下面において前記チップの背面と対向する
箇所に前記伝熱用半田の濡れ性を向上させるための第二
のメタライズ層を設け、前記キャップの脚部の下面に設
けた前記第一のメタライズ層と前記第二のメタライズ層
とを一部で連続させることにより、前記チップキャリヤ
の製造歩留りを向上させることができる。また、前記チ
ップキャリヤの製造時間を短縮することができる。
【図面の簡単な説明】
【図1】本発明の一実施例であるチップキャリヤ形半導
体集積回路装置を示す断面図である。
【図2】このチップキャリヤ形半導体集積回路装置のキ
ャップを示す斜視図である。
【図3】このチップキャリヤ形半導体集積回路装置の製
造方法を示す断面図である。
【図4】このチップキャリヤ形半導体集積回路装置の製
造方法を示す断面図である。
【図5】このチップキャリヤ形半導体集積回路装置の製
造方法を示す断面図である。
【図6】本発明の他の実施例であるチップキャリヤ形半
導体集積回路装置のキャップを示す斜視図である。
【図7】従来のチップキャリヤ形半導体集積回路装置を
示す要部断面図である。
【符号の説明】
1  チップキャリヤ 2  パッケージ基板 3  電極 4  半田バンプ 5  半導体チップ 6  キャップ 7  封止用半田 8a  メタライズ層 8b  メタライズ層 8c  メタライズ層 9  伝熱用半田 10  内部配線 20  チップキャリヤ 21  パッケージ基板 22  電極 23  半田バンプ 24  半導体チップ 25  キャップ 26  封止用半田 27  メタライズ層 28  伝熱用半田 29  内部配線 30  半田バンプ

Claims (3)

    【特許請求の範囲】
  1. 【請求項1】  半田バンプを介して半導体チップを実
    装したパッケージ基板の主面に封止用半田を用いてキャ
    ップを半田付けすることにより前記半導体チップを気密
    封止するとともに、前記キャップの下面に伝熱用半田を
    用いて前記半導体チップの背面を半田付けしてなるチッ
    プキャリヤを有する半導体集積回路装置であって、前記
    パッケージ基板の主面の周縁部および前記キャップの脚
    部の下面のそれぞれに前記封止用半田の濡れ性を向上さ
    せるための第一のメタライズ層を設けるとともに、前記
    キャップの下面において前記半導体チップの背面と対向
    する箇所に前記伝熱用半田の濡れ性を向上させるための
    第二のメタライズ層を設け、前記キャップの脚部の下面
    に設けた前記第一のメタライズ層と前記第二のメタライ
    ズ層とを一部で連続させたことを特徴とする半導体集積
    回路装置。
  2. 【請求項2】  前記キャップの脚部の下面に設けた前
    記第一のメタライズ層と前記第二のメタライズ層とは、
    同一の工程で形成された同一の導電膜からなることを特
    徴とする請求項1記載の半導体集積回路装置。
  3. 【請求項3】  半田バンプを介して半導体チップを実
    装したパッケージ基板の主面に封止用半田を用いてキャ
    ップを半田付けすることにより前記半導体チップを気密
    封止するとともに、前記キャップの下面に伝熱用半田を
    用いて前記半導体チップの背面を半田付けしてなるチッ
    プキャリヤを有する半導体集積回路装置であって、前記
    パッケージ基板の主面の周縁部および前記キャップの脚
    部の下面のそれぞれに前記封止用半田の濡れ性を向上さ
    せるための第一のメタライズ層を設けるとともに、前記
    半導体チップの背面に前記伝熱用半田の濡れ性を向上さ
    せるための第二のメタライズ層を設け、前記キャップの
    脚部の下面に設けた前記第一のメタライズ層の一部を前
    記半導体チップの背面まで延在させたことを特徴とする
    半導体集積回路装置。
JP3049808A 1991-03-14 1991-03-14 半導体集積回路装置 Pending JPH04286145A (ja)

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6075289A (en) * 1996-10-24 2000-06-13 Tessera, Inc. Thermally enhanced packaged semiconductor assemblies

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6075289A (en) * 1996-10-24 2000-06-13 Tessera, Inc. Thermally enhanced packaged semiconductor assemblies
US6354485B1 (en) 1996-10-24 2002-03-12 Tessera, Inc. Thermally enhanced packaged semiconductor assemblies

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