JPH04286334A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、半導体装置の製造方
法に関する。さらに詳しくは高耐圧用ＭＯＳトランジス
タの製造方法の改良に関する。

【０００２】

【従来の技術】従来、高耐圧動作を特徴とするＭＯＳト
ランジスタは、ゲート電極とソース・ドレインと、それ
らの間に電界を緩和する事を目的としたソース・ドレイ
ンと同導電型の低濃度不純物層とで構成されている。ま
た、高耐圧用ＭＯＳトランジスタは、ゲート電極の材料
によってシリコンゲートＭＯＳトランジスタとアルミゲ
ートＭＯＳトランジスタの２種類が有る。

【０００３】

【発明が解決しようとする課題】前記シリコンゲートＭ
ＯＳトランジスタは、セルフアライメントゲート構造の
為、微細化、高速化に適している反面、製造方法が複雑
で、製造に要する日数も長く、価格も高いという問題が
ある。一方前記アルミゲートＭＯＳトランジスタは、シ
リコンゲートＭＯＳトランジスタに比し、電極と配線が
同一工程で形成される分、簡便で製造に要する日数も短
く安価であるが、ゲート電極のＡｌ系金属が低融点のた
め、先に低濃度不純物層を形成しその後にゲート電極を
形成して行われており、ゲート電極と低濃度拡散層間の
重ね合わせマージンを大きく取る必要があり、微細化・
高速化に適さず、用途を限定されるという問題がある。

【０００４】この発明は上記問題を解決するためになさ
れたものであって、微細化と高速化が達成されたＭＯＳ
トランジスタを簡単な工程で作製して半導体装置を製造
することのできる半導体装置の製造方法を提供しようと
するものである。

【課題を解決するための手段】

【０００５】この発明によれば、（ａ）第１導電型シリ
コン基板中に、基板表面にパターン化された第１酸化シ
リコン膜をマスクにして第１イオン注入を行った後第１
熱処理を行うことによって、第２導電型低濃度不純物層
によって囲繞されるか又はされない第２導電型高濃度不
純物層からなるソース、ドレインを形成する工程と、（
ｂ）上記工程で副次的に生じたソース、ドレイン上の酸
化膜及び第１酸化シリコン膜のソース、ドレイン間領域
を除去し、除去面に第２酸化シリコン膜と第１窒化シリ
コン膜を順に積層してゲート絶縁膜を形成し、ゲート絶
縁膜上の所定領域にＡｌ系金属ゲート電極層を形成する
工程と、（ｃ）第１導電型シリコン基板中に、Ａｌ系金
属ゲート電極層をマスクにして第２イオン注入を行い基
板上を絶縁膜でカバーした後Ａｌ系金属を再結晶しうる
温度で第２熱処理を施すことによって、所定深さでソー
ス、ドレインと隣接すると共にＡｌ系金属ゲート電極層
とセルフアライメントを達成する第２導電型低濃度不純
物層を形成する工程とによって高耐圧の半導体装置を製
造することを特徴とする半導体装置の製造方法が提供さ
れる。

【０００６】この発明においては、（ａ）第１導電型シ
リコン基板中に、基板表面にパターン化された第１酸化
シリコン膜をマスクにして第１イオン注入を行った後第
１熱処理を行うことによって、第２導電型低濃度不純物
層によって囲繞されるか又はされない第２導電型高濃度
不純物層からなるソース、ドレインを形成する。

【０００７】上記第１導電型シリコン基板は、Ｐ型又は
ｎ型シリコン基板のいずれでも用いることができる。

【０００８】上記第１酸化シリコン膜は、ソース、ドレ
イン形成領域以外の第１導電型シリコン基板の表面を第
１イオン注入に対してマスクするためのものであって、
基板上に、通常２００　〜５００　Åの膜厚となるよう
に公知の方法によって酸化シリコンを積層し、ホトリソ
グラフィ法によってソース、ドレイン形成領域上の酸化
シリコンを除去するパターン化を行って形成することが
できる。

【０００９】上記第１イオン注入は、第１導電型シリコ
ン基板のソース、ドレイン形成領域に不純物を高濃度に
ドーピングするためのものであって、上記ソース、ドレ
イン形成領域に、通常１種又は２種の不純物を高濃度注
入して行うことができる。

【００１０】上記第１熱処理は、ソース、ドレイン形成
領域に高濃度に注入された不純物をシリコン基板中に拡
散させると共に活性化させ第２導型低濃度不純物層によ
って囲繞されるか又はされない第２導電型高濃度不純物
層からなるソース、ドレインを形成するためのものであ
って、通常７００　〜１０００°Ｃで行われる。

【００１１】第２導電型低濃度不純物層で囲繞された第
２導電型高濃度不純物層からなるソース、ドレインは拡
散速度の異なる２種の不純物が注入された基板を第１熱
処理に付すことによって形成される。不純物濃度は、そ
れぞれ１０１６ケ／ｃｍ３　及び１０１８ケ／ｃｍ３　
である。 第２導電型低濃度不純物層は、加わる電圧を緩和するこ
とができ、構成するトランジスタを高耐圧化できるので
形成するのが好ましいが形成しなくてもかまわない。第
２導電型低濃度不純物で囲繞されない第２導電型高濃度
不純物層からなるソース、ドレインは、１種の不純物が
注入された基板を第１熱処理に付すことによって形成さ
れる。第２導電型高濃度不純物層は、金属電極との接触
抵抗のオーミック性を向上させることができる。

【００１２】この発明によれば、（ｂ）上記工程で副次
的に生じたソース、ドレイン上の酸化膜及び第１酸化シ
リコン膜のソース、ドレイン間領域を除去し、除去面に
第２酸化シリコン膜と第１窒化シリコン膜を順に積層し
てゲート絶縁膜を形成し、ゲート絶縁膜上の所定領域に
Ａｌ系金属ゲート電極層を形成する。

【００１３】上記ゲート絶縁膜は、ゲート電極層とシリ
コン基板とを絶縁すると共にシリコン基板を汚染から保
護しシリコン基板とゲート絶縁膜（酸化シリコン）との
界面の状態を安定化させるためのものであって、第２酸
化シリコン膜と第１窒化シリコン膜を順に積層して形成
することができる。

【００１４】第２酸化シリコン膜は、絶縁性に優れるも
のがよく通常３００　〜７００　Åの膜厚になるように
公知の方法によって形成することができる。第１窒化シ
リコン膜は、下方のシリコン基板素子を汚染から保護し
うるものがよく、通常３００　〜５００　Åの膜厚にな
るように公知の方法によって形成することができる。

【００１５】上記Ａｌ系金属ゲート電極層は、ソース、
ドレインから所定間隔を置いたソース、ドレイン間の中
央領域上にゲート絶縁膜を介して形成される。Ａｌ系金
属ゲート電極層の形成は、公知の方法を用いて、例えば
、Ａｌ−Ｓｉ、Ａｌ−Ｓｉ−Ｃａ等のＡｌ系金属で行う
ことができる。

【００１６】この発明においては、（ｃ）第１導電型シ
リコン基板中に、Ａｌ系金属ゲート電極層をマスクにし
て第２イオン注入を行い基板上を絶縁膜でカバーした後
Ａｌ系金属を再結晶品化しうる温度で第２熱処理を施す
ことによって、所定深さでソース、ドレインと隣接する
と共にＡｌ系金属ゲート電極層とセルフアライメントを
達成する第２導電型低濃度不純物層を形成する。

【００１７】上記第２イオン注入は、所定深さでソース
、ドレインと隣接すると共にＡｌ系金属ゲート電極層と
セルフアライメントを達成する領域に配設されるように
第１導電型シリコン基板中に不純物を低濃度にドーピン
グするためのものであって、Ａｌ系金属ゲート電極層を
マスクにして第１導電型シリコン基板のＡｌ系金属ゲー
ト電極層端部下方からソース、ドレインにわたる領域内
に行われる。

【００１８】また、第２イオン注入は、第１導電型シリ
コン基板の所定深さに達する不純物が所定濃度になるま
で行われる。

【００１９】上記深さは、ソース、ドレインに加わる電
界を緩和するのに適した深さがよく、不純物濃度が最大
になる位置が、通常１０００〜３０００Åである。

【００２０】この深さにおける不純物濃度は、通常１０
１７〜１０１８ケ／ｃｍ３　とするのがよい。

【００２１】また、第２イオン注入を行った後、深さが
浅い（１０００Å以下）以外は第２イオン注入と同様に
して更にイオン注入を行った方が耐圧性を更に高めるこ
とができるので好ましい。

【００２２】上記絶縁膜は、素子がアルカリイオン等の
外からの汚染物によって汚染されるのを防ぐと共にゲー
ト電極層を構成するＡｌ系金属の再結晶化を促進しＳｉ
が界面に折出するのを抑えるためのものであって、酸化
シリコン膜又は窒化シリコン膜を所定の膜厚になるよう
にゲート電極形成面上に積層して用いることができる。 この膜厚は、熱ストレスで膜中に亀裂が生じない範囲で
厚くするのが有効であり、通常２０００〜６０００Åが
よい。

【００２３】また、この絶縁膜は、例えば、３１Ｐ＋　
、〜等の不純物を低濃度に含有させて形成する方が汚染
物を防ぐ作用が向上するので好ましい。

【００２４】上記第２熱処理は、上記第２イオン注入に
よって第１導電型シリコン基板中に注入された不純物を
活性化して第２導電型低濃度不純物層を形成すると共に
ゲート電極を構成するＡｌ系金属の再結晶化を行うため
のものであって、例えばファーネス（電気炉）等の装置
を用いて、通常４８０　〜５００　°Ｃの温度で行うの
がよい。

【００２５】得られた第２導電型低濃度不純物層は、所
定深さでソース、ドレインと隣接すると共にＡｌ系金属
ゲート電極層とセルファライメントを達成しており、ド
レイン・ソースにかかる高電界を緩和し、ゲート電極の
高電界に対して界面が空乏化されることなく電気的に安
定である。

【００２６】この発明によれば、上記絶縁膜上に必要に
応じて更にカバーグラスを被覆して信頼性を向上させて
高耐圧性の半導体装置を製造することができる。この耐
圧性は、通常２０〜３０Ｖである。

【００２７】

【作用】第２イオン注入がＡｌ系金属ゲート電極層とセ
ルフアラインを達成する不純物層を第１導電型シリコン
基板中に形成し、第２熱処理がＡｌ系金属ゲート電極層
を熱変質させることなく第２イオン注入によって第１導
電型シリコン基板の所定深さに注入された不純物を活性
化して第２導電型低濃度不純物層を形成し、第２導電型
低濃度不純物層がソース、ドレインにかかる高電界を緩
和する。

【００２８】

【実施例】実施例１ 以下に具体的製造方法について説明する。図１は、Ｐ型
電導体基板を用いてＮチャンネルＭＯＳトランジスタを
製造する方法である。

【００２９】図１（ａ）に示すようにＰ型シリコン基板
１に酸化シリコン膜４を形成し、ソース・ドレイン領域
を選択的にエッチングし、３１Ｐ＋　イオン注入及び７
５ＡＳ＋　イオン注入を行う。その後、高温熱処理によ
って３１Ｐ＋　イオン及び７５ＡＳ＋　イオンをシリコ
ン基板１中に拡散させる。この時、前記３１Ｐ＋　イオ
ン及び７５ＡＳ＋　イオン（不純物）の拡散速度の違い
により、不純物濃度の異なる拡散層の低濃度不純物層２
と、高濃度不純物層３がてきる。低濃度不純物層２は、
ソース、ドレインに加わる電圧を緩和し高耐圧化に有効
である。高濃度不純物層３は、金属電極との接触抵抗の
オーミック性がよい。

【００３０】次に図１（ｂ）に示すようにソース・ドレ
イン領域上及び、その間にはさまれるシリコン基板表面
の酸化シリコン膜を取除いた後、再度絶縁膜として６０
０Å程の酸化シリコン膜５と２００Å程の窒化シリコン
膜６を形成する。窒化シリコン膜６は汚染を絶縁膜表面
で阻止し、シリコンとＳｉＯ２　界面の状態を安定にす
る為に有効である。

【００３１】次に図１（ｃ）に示すようにソース・ドレ
イン間に選択的にＡｌ−Ｓｉ合金からなるゲート電極７
を形成する。

【００３２】次に図１（ｄ）に示すように前記ゲート電
極７をマスクとして３１Ｐ＋　をイオン注入して低濃度
層を形成する。このイオン注入は２回にわけて行い、１
回目はシリコン基板表面より３０００Å程深い位置に濃
度のピークがくる様に注入して低濃度不純物層９を形成
し、２回目はシリコン基板表面の濃度のピークがくる様
に注入して低濃度不純物層８を形成する。このようにし
て形成された２つの低濃度不純物層はドレイン・ソース
間にかかる高電界を緩和し、ゲート電極の高電界に対し
て、低濃度層の界面を空乏化するのを防止し電気的に安
定な低濃度不純物層を形成するのに有効である。

【００３３】次に図１（ｅ）に示すように膜厚が４００
０Åの低濃度の３１Ｐ＋　を含むＳｉＯ２　膜からなる
カバグラス１０を形成する。この後５００°Ｃのファー
ネス処理をし低濃度不純物層８及び９を活性化する。前
記カバーグラス１０は半導体装置の特性が外からの汚染
によって変動するのを防止するだけではなく５００°Ｃ
のファーネス処理によってゲート電極層７を構成するＡ
ｌ−Ｓｉの再結晶化が促進され、ＳｉがＡｌ−ＳｉとＳ
ｉＯ２　との界面に折出するのを押える効果がある。膜
厚はファーネス処理による熱ストレスで膜中に亀裂が生
じない範囲で厚くするのが有効である。

【００３４】最後に図１（ｆ）に示すように信頼性上必
要な膜厚のカバーグラス１１を形成し高耐圧のＭＯＳト
ランジスタからなる半導体装置を製造する。

【００３５】実施例２ 第２図は、Ｎ型電導体基板を用いてＰチャンネルＭＯＳ
トランジスタを製造する方法である。実施例１において
、電導体の型が全て反対である事、ソース・ドレインの
形成が１１Ｂ＋　イオン注入１回出あること、低濃度不
純物層８及び９の形成は１１Ｂ＋　イオン注入で行う事
以外は実施例１と同様にして高耐圧のＭＯＳトランジス
タからなる半導体装置を製造する。

【００３６】ただし、２１はＮ型シリコン基板、２３は
高濃度不純物層、２４及び２５は酸化シリコン膜、２６
は窒化シリコン膜、２７はゲート電極層、２８及び２９
は低濃度不純物層、３０及び３１はカバーグラスである
。

【００３７】上記実施例１及び２で得られた半導体装置
は、いずれも耐圧が２０〜３０Ｖの高耐圧性を有し、信
頼性の高いものである。

【００３８】

【発明の効果】この発明によれば、微細化と高速化が達
成された高耐圧のＭＯＳトランジスタを簡単な工程で作
製して半導体装置を製造することのできる半導体装置の
製造方法を提供することができる。

【図面の簡単な説明】

【図１】この発明の実施例で製造した半導体装置の製造
工程説明図である。

【図２】この発明の実施例で製造した半導体装置の製造
工程説明図である。

【符号の説明】

１　　Ｐ型シリコン基板 ２　　低濃度不純物層 ３　　高濃度不純物層 ４　　酸化シリコン膜 ５　　酸化シリコン膜 ６　　窒化シリコン膜 ７　　ゲート電極層 ８　　低濃度不純物層 ９　　低濃度不純物層 １０　　カバーグラス １１　　カバーグラス

Claims (1)

【特許請求の範囲】
1. 【請求項１】　　（ａ）第１導電型シリコン基板中に、
   基板表面にパターン化された第１酸化シリコン膜をマス
   クにして第１イオン注入を行った後第１熱処理を行うこ
   とによって、第２導電型低濃度不純物層によって囲繞さ
   れるか又はされない第２導電型高濃度不純物層からなる
   ソース、ドレインを形成する工程と、（ｂ）上記工程で
   副次的に生じたソース、ドレイン上の酸化膜及び第１酸
   化シリコン膜のソース、ドレイン間領域を除去し、除去
   面に第２酸化シリコン膜と第１窒化シリコン膜を順に積
   層してゲート絶縁膜を形成し、ゲート絶縁膜上の所定領
   域にＡｌ系金属ゲート電極層を形成する工程と、（ｃ）
   第１導電型シリコン基板中に、Ａｌ系金属ゲート電極層
   をマスクにして第２イオン注入を行い基板上を絶縁膜で
   カバーした後Ａｌ系金属を再結晶しうる温度で第２熱処
   理を施すことによって、所定深さでソース、ドレインと
   隣接すると共にＡｌ系金属ゲート電極層とセルフアライ
   メントを達成する第２導電型低濃度不純物層を形成する
   工程とによって高耐圧の半導体装置を製造することを特
   徴とする半導体装置の製造方法。