JPS61225838A - 電極配線の形成方法 - Google Patents
電極配線の形成方法Info
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- JPS61225838A JPS61225838A JP6829085A JP6829085A JPS61225838A JP S61225838 A JPS61225838 A JP S61225838A JP 6829085 A JP6829085 A JP 6829085A JP 6829085 A JP6829085 A JP 6829085A JP S61225838 A JPS61225838 A JP S61225838A
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- electrode wiring
- impurity
- contact resistance
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［概要］
半導体装置の電極配線として用いられる高融点金属また
は高融点金属シリサイドの中に、接触する半導体領域と
同型の不純物を注入または拡散するようにした電極配線
の形成方法である。
は高融点金属シリサイドの中に、接触する半導体領域と
同型の不純物を注入または拡散するようにした電極配線
の形成方法である。
［産業上の利用分野］
本発明は半導体装置の製造方法のうち、接続電極配線の
形成方法に関する。
形成方法に関する。
ＩＣなどの半導体装置においては、半導体基板上に半導
体素子やその他の回路素子が形成され、それらの領域か
ら導出する電極配線が上面に多数設けられている。
体素子やその他の回路素子が形成され、それらの領域か
ら導出する電極配線が上面に多数設けられている。
それらの電極配線は、従前からアルミニウム膜またはそ
の合金膜が用いられているが、アルミニウムは融点が低
いのが問題で、ＩＣを高集積化。
の合金膜が用いられているが、アルミニウムは融点が低
いのが問題で、ＩＣを高集積化。
高密度化して多層配線を形成する場合に、層間絶縁膜の
形成等に制約を与える欠点がある。
形成等に制約を与える欠点がある。
そのため、それに代わる配線材料として、導電性多結晶
シリコン膜が併用されるようになってきたが、これは電
気伝導度の低い難点がある。従って、最近では、高融点
金属または高融点金属シリサイドを電極配線に使用する
方法が用いられており、タングステン（Ｗ）やモリブデ
ン（Ｍｏ）などの高融点金属、タングステンシリサイド
（ＷＳｉｘ）やモリブデンシリサイド（ＭｏＳｉｘ ）
などのシリ ゛サイド膜がその代表的な配線材料
である。
シリコン膜が併用されるようになってきたが、これは電
気伝導度の低い難点がある。従って、最近では、高融点
金属または高融点金属シリサイドを電極配線に使用する
方法が用いられており、タングステン（Ｗ）やモリブデ
ン（Ｍｏ）などの高融点金属、タングステンシリサイド
（ＷＳｉｘ）やモリブデンシリサイド（ＭｏＳｉｘ ）
などのシリ ゛サイド膜がその代表的な配線材料
である。
しかし、これらの配線材料を半導体領域に接続する場合
、そのコンタクト抵抗の増加につイテ、十分に配慮され
なければならない。
、そのコンタクト抵抗の増加につイテ、十分に配慮され
なければならない。
［従来の技術］
第３図は従来の電極配線の例を示しており、図はｎチャ
ネルＭＯ３半導体素子の断面図である。
ネルＭＯ３半導体素子の断面図である。
図において、１はｐ型シリコン基板、２はｎ型のソース
またはドレイン領域、３はタングステンからなる電極配
線、４はゲート電極、５はゲート絶縁膜、６はフィール
ド絶縁膜を示し、この半導体素子がＩＣに組み込まれる
場合は、更に、上面に燐シリケートガラス（Ｐ Ｓ Ｇ
）膜が被覆され、その上に第２の配線層が設けられて、
多層配線が形成される。それらは図示していないが、従
って、ＩＣの場合には、第３図はその工程途中の断面図
と云うことができる。
またはドレイン領域、３はタングステンからなる電極配
線、４はゲート電極、５はゲート絶縁膜、６はフィール
ド絶縁膜を示し、この半導体素子がＩＣに組み込まれる
場合は、更に、上面に燐シリケートガラス（Ｐ Ｓ Ｇ
）膜が被覆され、その上に第２の配線層が設けられて、
多層配線が形成される。それらは図示していないが、従
って、ＩＣの場合には、第３図はその工程途中の断面図
と云うことができる。
しかし、第３図のように形成するためには、まず、フィ
ールド絶縁膜６を形成し、次にゲート絶縁膜５とゲート
電極４とを形成した後、砒素イオンを注入し、熱処理し
て、ｎ型のソースまたはドレイン領域２を画定する。し
かる後、タングステンをスパッタ法で被着し、これをパ
ターンニングして電極配線３を形成する。
ールド絶縁膜６を形成し、次にゲート絶縁膜５とゲート
電極４とを形成した後、砒素イオンを注入し、熱処理し
て、ｎ型のソースまたはドレイン領域２を画定する。し
かる後、タングステンをスパッタ法で被着し、これをパ
ターンニングして電極配線３を形成する。
これは良く知られている公知の形成方法であるが、この
例のように、半導体装置の製造方法においては、電極配
線は素子形成後に形成されることとなる。
例のように、半導体装置の製造方法においては、電極配
線は素子形成後に形成されることとなる。
［発明が解決しようとする問題点〕
ところが、電極配線と半導体領域との接続には、常にコ
ンタクト抵抗の増加と云う問題があり、アルミニウム電
極配線でも、そのコンタクト抵抗を低下する対策が採ら
れている。上記の高融点金属または高融点金属シリサイ
ドの電極配線においても、コンタクト抵抗の増加が認め
られ、特にｎ型領域と電極配線との接続によるコンタク
ト抵抗の増加が著しいことが判ってきた。
ンタクト抵抗の増加と云う問題があり、アルミニウム電
極配線でも、そのコンタクト抵抗を低下する対策が採ら
れている。上記の高融点金属または高融点金属シリサイ
ドの電極配線においても、コンタクト抵抗の増加が認め
られ、特にｎ型領域と電極配線との接続によるコンタク
ト抵抗の増加が著しいことが判ってきた。
その原因を、上記したｎチャネルＭＯ３半導体素子で検
討したところ、それは電極配線形成後のアニール（熱処
理）にあると云う結果を得た。第４図はアニール温度（
”ｃ）と抵抗（Ωｄ）との関係図表を示し、このように
、アニールによってコンタクト抵抗が増加し、特に砒素
を含むｎ型領域の場合には、その接触抵抗が大きく増加
する。図において、曲線■は砒素を含むｎ型領域とのコ
ンタクト抵抗の変化を示し、曲線■は硼素を含むｎ型領
域とのコンタクト抵抗の変化である。砒素を含むｎ型領
域の接触抵抗は、アニール前は１０−２Ωｃｊの抵抗が
、１０００℃でのアニール後は１０−５Ωｄのオーダー
に増加することを示している。
討したところ、それは電極配線形成後のアニール（熱処
理）にあると云う結果を得た。第４図はアニール温度（
”ｃ）と抵抗（Ωｄ）との関係図表を示し、このように
、アニールによってコンタクト抵抗が増加し、特に砒素
を含むｎ型領域の場合には、その接触抵抗が大きく増加
する。図において、曲線■は砒素を含むｎ型領域とのコ
ンタクト抵抗の変化を示し、曲線■は硼素を含むｎ型領
域とのコンタクト抵抗の変化である。砒素を含むｎ型領
域の接触抵抗は、アニール前は１０−２Ωｃｊの抵抗が
、１０００℃でのアニール後は１０−５Ωｄのオーダー
に増加することを示している。
しかし、この電極配線形成後のアニール工程は避けるこ
とができない。例えば、ＰＳＧ膜を被覆した後、第２の
配線層が滑らかに形成されるように、ＰＳＧ膜を一旦メ
ルト（溶融）するが、そのアニール温度が１０００〜１
０５０℃程度である。また、高融点金属シリサイドの場
合には、その配線層を低抵抗化するため、被着後に１０
００℃、 ３０分程度のアニールが行なわれている。
とができない。例えば、ＰＳＧ膜を被覆した後、第２の
配線層が滑らかに形成されるように、ＰＳＧ膜を一旦メ
ルト（溶融）するが、そのアニール温度が１０００〜１
０５０℃程度である。また、高融点金属シリサイドの場
合には、その配線層を低抵抗化するため、被着後に１０
００℃、 ３０分程度のアニールが行なわれている。
本発明は、このようなアニール工程を加えても、コンタ
クト抵抗が増加しないようにする電極配線の形成方法を
提案するものである。
クト抵抗が増加しないようにする電極配線の形成方法を
提案するものである。
［問題点を解決するための手段］
その問題は、半導体領域に接続する高融点金属または高
融点金属シリサイドに、前記半導体領域に含まれる不純
物（例えば、砒素）と同型の不純物を注入または拡散す
る工程が含まれる電極配線の形成方法によって解決され
る。
融点金属シリサイドに、前記半導体領域に含まれる不純
物（例えば、砒素）と同型の不純物を注入または拡散す
る工程が含まれる電極配線の形成方法によって解決され
る。
［作用］
即ち、本発明は、接触する半導体領域と同型の不純物を
、電極配線中に含有させておく。そうすると、アニール
しても半導体領域と接触界面の不純物量は減少せず、そ
のため、コンタクト抵抗の増加は起こらなくなる。
、電極配線中に含有させておく。そうすると、アニール
しても半導体領域と接触界面の不純物量は減少せず、そ
のため、コンタクト抵抗の増加は起こらなくなる。
［実施例］
以下、図面を参照して実施例によって詳細に説明する。
第１図は本発明にがかるｎチャネルＭＯ３ＩＣの工程途
中断面図である。即ち、この工程はフィールド絶縁膜６
．ゲート絶縁膜５．ゲート電極４ 。
中断面図である。即ち、この工程はフィールド絶縁膜６
．ゲート絶縁膜５．ゲート電極４ 。
を形成し、砒素イオンを注入し、熱処理して、ｎ型のソ
ースまたはドレイン領域２を画定した後、スパッタ法で
膜厚２０００人程度０タングステン３を被着し、それに
砒素イオンを注入している工程途中図である。
ースまたはドレイン領域２を画定した後、スパッタ法で
膜厚２０００人程度０タングステン３を被着し、それに
砒素イオンを注入している工程途中図である。
このような膜厚のタングステン膜３に対して、砒素イオ
ンは加速電圧１６０ＫＶ、 ドーズ量４×ｌＯ／Ｃ−
の条件で注入する。
ンは加速電圧１６０ＫＶ、 ドーズ量４×ｌＯ／Ｃ−
の条件で注入する。
そうすれば、１０００℃あるいはそれ以上の温度でアニ
ールしても、コンタクト抵抗は増加しない。
ールしても、コンタクト抵抗は増加しない。
第２図（ａｌ、 （ｂｌはそれを説明する砒素濃度の変
化を示す図で、同図（ａ）は砒素イオンを電極配線中に
注入した直後での、ソース（ドレイン）領域２と電極配
線３との中の砒素含有濃度を曲線Ｓで示している。また
、第２図（ｂｌは、そのアニール後における砒素含有濃
度の曲線Ｓ゛を示している。このように、電極配線に砒
素が含まれていると、ソース領域２と電極配線３との接
触界面での砒素量は余り減少しなくなり、そのため、コ
ンタクト抵抗が増加することなく、ＩＣを高性能化させ
ることができる。
化を示す図で、同図（ａ）は砒素イオンを電極配線中に
注入した直後での、ソース（ドレイン）領域２と電極配
線３との中の砒素含有濃度を曲線Ｓで示している。また
、第２図（ｂｌは、そのアニール後における砒素含有濃
度の曲線Ｓ゛を示している。このように、電極配線に砒
素が含まれていると、ソース領域２と電極配線３との接
触界面での砒素量は余り減少しなくなり、そのため、コ
ンタクト抵抗が増加することなく、ＩＣを高性能化させ
ることができる。
上記はｎ型領域と接触するタングステン電極配線の例で
説明しているが、その他の高融点金属やそのシリサイド
でも、同様にコンタクト抵抗の増加を抑制することがで
きる。
説明しているが、その他の高融点金属やそのシリサイド
でも、同様にコンタクト抵抗の増加を抑制することがで
きる。
また、注入する不純物イオンは、接触する半導体領域が
含有する不純物と同一の不純物イオンを注入しても、同
じ効果が得られる。
含有する不純物と同一の不純物イオンを注入しても、同
じ効果が得られる。
［発明の効果］
以上の説明から明らかなように、本発明によればコンタ
クト抵抗が低減されて、ＩＣの性能を向上する効果が得
られるものである。
クト抵抗が低減されて、ＩＣの性能を向上する効果が得
られるものである。
第１図は本発明にかかるＭＯ３ＩＣの形成工程途中の断
面図、 第２図（ａ）、（ト））はそのアニール前後の砒素濃度
の変化を示す図、 第３図は従来のｎチャネルＭＯ３半導体素子の断面図、 第４図はその従来のコンタクト抵抗とアニール温度との
関係図表である。 図において、 ２はｎ型のソースまたはドレイン領域、３はタングステ
ンからなる電極配線 を示している。 ／Ａｓ逼ｎ【の濱ゴヒＶ一本Ｔ回 第２図
面図、 第２図（ａ）、（ト））はそのアニール前後の砒素濃度
の変化を示す図、 第３図は従来のｎチャネルＭＯ３半導体素子の断面図、 第４図はその従来のコンタクト抵抗とアニール温度との
関係図表である。 図において、 ２はｎ型のソースまたはドレイン領域、３はタングステ
ンからなる電極配線 を示している。 ／Ａｓ逼ｎ【の濱ゴヒＶ一本Ｔ回 第２図
Claims (2)
- （１）電極窓が設けられた半導体領域上に高融点金属ま
たは高融点金属シリサイドを被着し、次いで、該高融点
金属または高融点金属シリサイドに、前記半導体領域に
含まれる不純物と同型の不純物を注入または拡散する工
程が含まれてなることを特徴とする電極配線の形成方法
。 - （２）上記半導体領域に含まれる不純物、および注入ま
たは拡散する不純物が砒素であることを特徴とする特許
請求の範囲第１項記載の電極配線の形成方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6829085A JPS61225838A (ja) | 1985-03-29 | 1985-03-29 | 電極配線の形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6829085A JPS61225838A (ja) | 1985-03-29 | 1985-03-29 | 電極配線の形成方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61225838A true JPS61225838A (ja) | 1986-10-07 |
Family
ID=13369490
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6829085A Pending JPS61225838A (ja) | 1985-03-29 | 1985-03-29 | 電極配線の形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61225838A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5217924A (en) * | 1989-05-12 | 1993-06-08 | Texas Instruments Incorporated | Method for forming shallow junctions with a low resistivity silicide layer |
| US5316977A (en) * | 1991-07-16 | 1994-05-31 | Kabushiki Kaisha Toshiba | Method of manufacturing a semiconductor device comprising metal silicide |
| US5355010A (en) * | 1991-06-21 | 1994-10-11 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device with a dual type polycide layer comprising a uniformly p-type doped silicide |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5713760A (en) * | 1980-06-30 | 1982-01-23 | Fujitsu Ltd | Semiconductor device and manufacture thereof |
| JPS57111066A (en) * | 1981-11-09 | 1982-07-10 | Nec Corp | Semiconuctor device |
-
1985
- 1985-03-29 JP JP6829085A patent/JPS61225838A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5713760A (en) * | 1980-06-30 | 1982-01-23 | Fujitsu Ltd | Semiconductor device and manufacture thereof |
| JPS57111066A (en) * | 1981-11-09 | 1982-07-10 | Nec Corp | Semiconuctor device |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5217924A (en) * | 1989-05-12 | 1993-06-08 | Texas Instruments Incorporated | Method for forming shallow junctions with a low resistivity silicide layer |
| US5355010A (en) * | 1991-06-21 | 1994-10-11 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device with a dual type polycide layer comprising a uniformly p-type doped silicide |
| US5459101A (en) * | 1991-06-21 | 1995-10-17 | Matsushita Electric Industrial Co., Ltd. | Method for fabricating a semiconductor device comprising a polycide structure |
| US5316977A (en) * | 1991-07-16 | 1994-05-31 | Kabushiki Kaisha Toshiba | Method of manufacturing a semiconductor device comprising metal silicide |
| US5721175A (en) * | 1991-07-16 | 1998-02-24 | Kabushiki Kaisha Toshiba | Method of manufacturing a semiconductor device |
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