JPH04287149A - シリアルデータ通信方式 - Google Patents
シリアルデータ通信方式Info
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- JPH04287149A JPH04287149A JP7590391A JP7590391A JPH04287149A JP H04287149 A JPH04287149 A JP H04287149A JP 7590391 A JP7590391 A JP 7590391A JP 7590391 A JP7590391 A JP 7590391A JP H04287149 A JPH04287149 A JP H04287149A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は，マスター装置から複数
のスレーブ装置にシリアルデータを送出するシリアルデ
ータ通信方式に関するものであり，特に，３本のケーブ
ルを用いて，マスター装置からデータを送信するスレー
ブ装置を指定して複数のスレーブ装置に対して同時にシ
リアルデータを送出し，指定されたスレーブ装置が受信
シリアルデータを取り込むようにしたシリアルデータ通
信方式に関する。
のスレーブ装置にシリアルデータを送出するシリアルデ
ータ通信方式に関するものであり，特に，３本のケーブ
ルを用いて，マスター装置からデータを送信するスレー
ブ装置を指定して複数のスレーブ装置に対して同時にシ
リアルデータを送出し，指定されたスレーブ装置が受信
シリアルデータを取り込むようにしたシリアルデータ通
信方式に関する。
【０００２】
【従来の技術】少ないケーブル本数でデータを伝送（通
信）する方法としてシリアルデータ通信方式がある。そ
のようなシリアルデータ通信方式の従来の構成例を図４
に示す。このシリアルデータ通信方式は，マイクロコン
ピュータの演算制御装置（ＣＰＵ）２１と第１の集積回
路（ＩＣ）２２および第２のＩＣ２３が，それぞれ２本
からなる複数のケーブル２４を介して接続されている。 このシリアルデータ伝送方式は，ＣＰＵ２１から第１の
ＩＣ２２または第２のＩＣ２３に一方向にシリアルデー
タを送出する通信方式である。そのデータ伝送のタイミ
ング図を図５に示す。ＣＰＵ２１から第１のＩＣ２２に
シリアルデータを伝送する場合，ＣＰＵ２１はシリアル
データ出力端子ＳＤＯおよびクロック端子ＣＬＫからシ
リアルデータＤＡＴＡとともにクロックＣＬＫを出力す
る。第１のＩＣ２２および第２のＩＣ２３のそれぞれの
シリアルデータ入力端子ＳＤＩおよびクロック端子ＣＬ
ＫにはＣＰＵ２１からのシリアルデータＤＡＴＡおよび
クロックＣＬＫが入力され，第１のＩＣ２２および第２
のＩＣ２３はそれぞれ，シリアルデータＤＡＴＡを入力
する。しかしながら，シリアルデータＤＡＴＡを一時的
に入力するのみで，正式にはその内部に取り込まず，外
部に出力しない。シリアルデータＤＡＴＡの送出が終了
すると，ＣＰＵ２１は第１のＩＣ２２に対するロード信
号ＬＯＡＤを端子ＬＤ１から出力する。第１のＩＣ２２
はロード信号ＬＯＡＤをそのロード端子ＬＯＡＤで受信
すると，上記入力したシリアルデータＤＡＴＡを正式に
取り込んで，外部に出力する。一方，ロード信号ＬＯＡ
Ｄが入力されない第２のＩＣ２３は入力したシリアルデ
ータＤＡＴＡをそ内部に正式に取り込まない。
信）する方法としてシリアルデータ通信方式がある。そ
のようなシリアルデータ通信方式の従来の構成例を図４
に示す。このシリアルデータ通信方式は，マイクロコン
ピュータの演算制御装置（ＣＰＵ）２１と第１の集積回
路（ＩＣ）２２および第２のＩＣ２３が，それぞれ２本
からなる複数のケーブル２４を介して接続されている。 このシリアルデータ伝送方式は，ＣＰＵ２１から第１の
ＩＣ２２または第２のＩＣ２３に一方向にシリアルデー
タを送出する通信方式である。そのデータ伝送のタイミ
ング図を図５に示す。ＣＰＵ２１から第１のＩＣ２２に
シリアルデータを伝送する場合，ＣＰＵ２１はシリアル
データ出力端子ＳＤＯおよびクロック端子ＣＬＫからシ
リアルデータＤＡＴＡとともにクロックＣＬＫを出力す
る。第１のＩＣ２２および第２のＩＣ２３のそれぞれの
シリアルデータ入力端子ＳＤＩおよびクロック端子ＣＬ
ＫにはＣＰＵ２１からのシリアルデータＤＡＴＡおよび
クロックＣＬＫが入力され，第１のＩＣ２２および第２
のＩＣ２３はそれぞれ，シリアルデータＤＡＴＡを入力
する。しかしながら，シリアルデータＤＡＴＡを一時的
に入力するのみで，正式にはその内部に取り込まず，外
部に出力しない。シリアルデータＤＡＴＡの送出が終了
すると，ＣＰＵ２１は第１のＩＣ２２に対するロード信
号ＬＯＡＤを端子ＬＤ１から出力する。第１のＩＣ２２
はロード信号ＬＯＡＤをそのロード端子ＬＯＡＤで受信
すると，上記入力したシリアルデータＤＡＴＡを正式に
取り込んで，外部に出力する。一方，ロード信号ＬＯＡ
Ｄが入力されない第２のＩＣ２３は入力したシリアルデ
ータＤＡＴＡをそ内部に正式に取り込まない。
【０００３】図６に従来の他のシリアルデータ通信方式
の構成を示す。このシリアルデータ通信方式は，ＣＰＵ
２５と第１のＩＣ２２，第２のＩＣ２３とが３本のケー
ブルで接続されている。ここで，第１のＩＣ２２のシリ
アルデータ出力端子ＳＤＯと次段の第２のＩＣ２３のシ
リアルデータ入力端子ＳＤＩとが接続されている。第２
のＩＣ２３以降のＩＣ（図示せず）についても同様であ
る。図７に図６のＣＰＵ２５から第１のＩＣ２２，第２
のＩＣ２３および第３のＩＣ（図示せず）にシリアルデ
ータＤＡＴＡを伝送するタイミング図を示す。ＣＰＵ２
５は場合，３個のＩＣに対するシリアルデータＤＡＴＡ
３〜データＤＡＴＡ１をクロックＣＬＫとともに出力す
る。これらのシリアルデータＤＡＴＡ３〜データＤＡＴ
Ａ１は順次，第１のＩＣ２２，第２のＩＣ２３を介して
入力され，第３のＩＣに出力していく。３個のシリアル
データＤＡＴＡ３〜データＤＡＴＡ１を送出すると，Ｃ
ＰＵ２５はパルス状のロード信号ＬＯＡＤを出力する。 このロード信号ＬＯＡＤは第１のＩＣ２２〜第３のＩＣ
に同時に入力され，それぞれのＩＣはロード信号ＬＯＡ
Ｄが入力された時点において自己のＩＣに一時的に入力
されているシリアルデータＤＡＴＡをその内部に正式に
取り込んで，外部に出力する。
の構成を示す。このシリアルデータ通信方式は，ＣＰＵ
２５と第１のＩＣ２２，第２のＩＣ２３とが３本のケー
ブルで接続されている。ここで，第１のＩＣ２２のシリ
アルデータ出力端子ＳＤＯと次段の第２のＩＣ２３のシ
リアルデータ入力端子ＳＤＩとが接続されている。第２
のＩＣ２３以降のＩＣ（図示せず）についても同様であ
る。図７に図６のＣＰＵ２５から第１のＩＣ２２，第２
のＩＣ２３および第３のＩＣ（図示せず）にシリアルデ
ータＤＡＴＡを伝送するタイミング図を示す。ＣＰＵ２
５は場合，３個のＩＣに対するシリアルデータＤＡＴＡ
３〜データＤＡＴＡ１をクロックＣＬＫとともに出力す
る。これらのシリアルデータＤＡＴＡ３〜データＤＡＴ
Ａ１は順次，第１のＩＣ２２，第２のＩＣ２３を介して
入力され，第３のＩＣに出力していく。３個のシリアル
データＤＡＴＡ３〜データＤＡＴＡ１を送出すると，Ｃ
ＰＵ２５はパルス状のロード信号ＬＯＡＤを出力する。 このロード信号ＬＯＡＤは第１のＩＣ２２〜第３のＩＣ
に同時に入力され，それぞれのＩＣはロード信号ＬＯＡ
Ｄが入力された時点において自己のＩＣに一時的に入力
されているシリアルデータＤＡＴＡをその内部に正式に
取り込んで，外部に出力する。
【０００４】
【発明が解決しようとする課題】図４に示したシリアル
データ通信方式においては，ＣＰＵ２１に接続されるＩ
Ｃの数だけロード信号ＬＯＡＤを出力するケーブルが必
要となる他，ＣＰＵ２１にもそのケーブル本数だけの端
子を設けなければならないという問題がある。シリアル
データ通信方式を構成するＩＣの数はシステムによって
異なるから，広い用途に使用する場合を考慮すると，Ｃ
ＰＵ２１の端子数を相当設けなければならず，ピンが無
駄になるという問題がある。また，そのＣＰＵに設けた
ピン数以上のＩＣとは接続できないという問題がある。 一方，図７に示したシリアルデータ通信方式においては
，常に，全ＩＣの個数だけのシリアルデータＤＡＴＡを
送出しなければならず，伝送速度が低下するという問題
がある。したがって，本発明は，スレーブ装置の数に依
存せずにマスター装置を構成することができ，マスター
装置と複数のスレーブ装置との間の接続ケーブルの本数
を少なくすることができ，さらに，伝送速度を低下させ
ないシリアルデータ通信方式を提供することを目的とす
る。
データ通信方式においては，ＣＰＵ２１に接続されるＩ
Ｃの数だけロード信号ＬＯＡＤを出力するケーブルが必
要となる他，ＣＰＵ２１にもそのケーブル本数だけの端
子を設けなければならないという問題がある。シリアル
データ通信方式を構成するＩＣの数はシステムによって
異なるから，広い用途に使用する場合を考慮すると，Ｃ
ＰＵ２１の端子数を相当設けなければならず，ピンが無
駄になるという問題がある。また，そのＣＰＵに設けた
ピン数以上のＩＣとは接続できないという問題がある。 一方，図７に示したシリアルデータ通信方式においては
，常に，全ＩＣの個数だけのシリアルデータＤＡＴＡを
送出しなければならず，伝送速度が低下するという問題
がある。したがって，本発明は，スレーブ装置の数に依
存せずにマスター装置を構成することができ，マスター
装置と複数のスレーブ装置との間の接続ケーブルの本数
を少なくすることができ，さらに，伝送速度を低下させ
ないシリアルデータ通信方式を提供することを目的とす
る。
【０００５】
【課題を解決するための手段】上記問題を解決するため
，本発明のシリアルデータ通信方式は，クロックととも
にスレーブ装置の識別コードを含むシリアルデータを送
出しシリアルデータの送出終了時にロード信号を出力す
るマスター装置と，このマスター装置からの上記シリア
ルデータを上記クロックに応答して同時的に入力し，ロ
ード信号の受信に応答して入力したシリアルデータを取
り込むように接続された複数のスレーブ装置と，複数の
スレーブ装置の任意の１つから上記シリアルデータに含
まれるスレーブ装置の識別コードを入力し，マスター装
置からのロード信号に応答して対応するスレーブ装置の
ロードパルス入力端子を付勢するデコード手段を有する
。
，本発明のシリアルデータ通信方式は，クロックととも
にスレーブ装置の識別コードを含むシリアルデータを送
出しシリアルデータの送出終了時にロード信号を出力す
るマスター装置と，このマスター装置からの上記シリア
ルデータを上記クロックに応答して同時的に入力し，ロ
ード信号の受信に応答して入力したシリアルデータを取
り込むように接続された複数のスレーブ装置と，複数の
スレーブ装置の任意の１つから上記シリアルデータに含
まれるスレーブ装置の識別コードを入力し，マスター装
置からのロード信号に応答して対応するスレーブ装置の
ロードパルス入力端子を付勢するデコード手段を有する
。
【０００６】
【作用】マスター装置に対して複数のスレーブ装置とは
並列的に，クロックおよびシリアルデータをそれぞれ伝
送する２本のケーブルで接続されている。３本目のケー
ブルはマスター装置からロード信号をで伝送するのに使
用される。マスター装置からは，クロックとともにシリ
アルデータが出力されると，複数のスレーブ装置に，ク
ロックに応答して同時にシリアルデータを一時的に入力
する。しかし，その内部に正式には取り込まず，外部に
は出力しない。シリアルデータにはマスター装置から実
質的なデータを伝送する相手先のスレーブ装置のコード
が含まれている。デコード手段は任意のスレーブ装置か
らスレーブ装置識別コードを入力してデコードする。こ
のデコードした信号は，マスター装置からデコード手段
に第３番目のケーブルを介してロード信号が印加された
とき，対応するスレーブ装置のロード信号入力端子に出
力する。このロード信号を受信したスレーブ装置は上記
一時的に入力状態にあるシリアルデータを正式にその内
部に取り込んで，外部に出力する。
並列的に，クロックおよびシリアルデータをそれぞれ伝
送する２本のケーブルで接続されている。３本目のケー
ブルはマスター装置からロード信号をで伝送するのに使
用される。マスター装置からは，クロックとともにシリ
アルデータが出力されると，複数のスレーブ装置に，ク
ロックに応答して同時にシリアルデータを一時的に入力
する。しかし，その内部に正式には取り込まず，外部に
は出力しない。シリアルデータにはマスター装置から実
質的なデータを伝送する相手先のスレーブ装置のコード
が含まれている。デコード手段は任意のスレーブ装置か
らスレーブ装置識別コードを入力してデコードする。こ
のデコードした信号は，マスター装置からデコード手段
に第３番目のケーブルを介してロード信号が印加された
とき，対応するスレーブ装置のロード信号入力端子に出
力する。このロード信号を受信したスレーブ装置は上記
一時的に入力状態にあるシリアルデータを正式にその内
部に取り込んで，外部に出力する。
【０００７】
【実施例】図１に本発明のシリアルデータ通信方式の第
１実施例の回路構成図を示す。このシリアルデータ通信
方式は，マスター装置としてのマイクロコンピュータの
演算制御装置（ＣＰＵ）１と複数のスレーブ装置として
の第１の集積回路（ＩＣ）３〜第３のＩＣ５を有し，Ｃ
ＰＵ１と第１のＩＣ３〜第３のＩＣ５との間は２本のケ
ーブル２Ａ，２Ｂで接続されている。このシリアルデー
タ通信方式においてもＣＰＵ１から第１のＩＣ３〜第３
のＩＣ５に一方向にシリアルデータが伝送される。図１
のシリアルデータ通信方式はさらにシフトレジスタ７お
よびデコーダ８からなるデコード手段を有している。
１実施例の回路構成図を示す。このシリアルデータ通信
方式は，マスター装置としてのマイクロコンピュータの
演算制御装置（ＣＰＵ）１と複数のスレーブ装置として
の第１の集積回路（ＩＣ）３〜第３のＩＣ５を有し，Ｃ
ＰＵ１と第１のＩＣ３〜第３のＩＣ５との間は２本のケ
ーブル２Ａ，２Ｂで接続されている。このシリアルデー
タ通信方式においてもＣＰＵ１から第１のＩＣ３〜第３
のＩＣ５に一方向にシリアルデータが伝送される。図１
のシリアルデータ通信方式はさらにシフトレジスタ７お
よびデコーダ８からなるデコード手段を有している。
【０００８】なお，このシリアルデータ通信方式は，た
とえば，複数のＴＶ受像機を自動的に試験検査するため
，マスター装置としてのＣＰＵ１から調整信号をシリア
ルデータとして出力し，試験検査されるそれぞれの受像
機に接続されそのインターフェースとして機能するスレ
ーブ装置としての第１のＩＣ３〜第３のＩＣ５からなる
試験検査システムに適用される。
とえば，複数のＴＶ受像機を自動的に試験検査するため
，マスター装置としてのＣＰＵ１から調整信号をシリア
ルデータとして出力し，試験検査されるそれぞれの受像
機に接続されそのインターフェースとして機能するスレ
ーブ装置としての第１のＩＣ３〜第３のＩＣ５からなる
試験検査システムに適用される。
【０００９】ケーブル２ＡはＣＰＵ１のクロック端子Ｃ
ＬＫから出力されるクロックＣＬＫを伝送し，ケーブル
２ＢはＣＰＵ１のシリアルデータ出力端子ＳＤＯから出
力されるシリアルデータを伝送する。第３番目のケーブ
ル２ＣはＣＰＵ１のロード端子ＬＯＡＤからデコーダ８
にに出力されるロード信号ＬＯＡＤを伝送する。クロッ
クＣＬＫおよびシリアルデータは，第１のＩＣ３〜第３
のＩＣ５のクロック端子ＣＬＫおよびシリアルデータ入
力端子ＳＤＩに入力される。
ＬＫから出力されるクロックＣＬＫを伝送し，ケーブル
２ＢはＣＰＵ１のシリアルデータ出力端子ＳＤＯから出
力されるシリアルデータを伝送する。第３番目のケーブ
ル２ＣはＣＰＵ１のロード端子ＬＯＡＤからデコーダ８
にに出力されるロード信号ＬＯＡＤを伝送する。クロッ
クＣＬＫおよびシリアルデータは，第１のＩＣ３〜第３
のＩＣ５のクロック端子ＣＬＫおよびシリアルデータ入
力端子ＳＤＩに入力される。
【００１０】図２にＣＰＵ１から出力される信号のタイ
ミング図を示す。ＣＰＵ１のシリアルデータ出力端子Ｓ
ＤＯから出力されるシリアルデータは，その先頭にデー
タＤＡＴＡを伝送すべきＩＣの識別コードを示すＩＣ番
号ＩＣＮＯが付加されている。ＣＰＵ１から出力される
クロックＣＬＫはＩＣ番号ＩＣＮＯと本来のデータＤＡ
ＴＡとをシリアル伝送するに必要なパルス数だけ出力さ
れる。ＣＰＵ１から出力されるロード信号ＬＯＡＤはシ
リアルデータＤＡＴＡの送出終了時点においてパルス信
号として出力される。
ミング図を示す。ＣＰＵ１のシリアルデータ出力端子Ｓ
ＤＯから出力されるシリアルデータは，その先頭にデー
タＤＡＴＡを伝送すべきＩＣの識別コードを示すＩＣ番
号ＩＣＮＯが付加されている。ＣＰＵ１から出力される
クロックＣＬＫはＩＣ番号ＩＣＮＯと本来のデータＤＡ
ＴＡとをシリアル伝送するに必要なパルス数だけ出力さ
れる。ＣＰＵ１から出力されるロード信号ＬＯＡＤはシ
リアルデータＤＡＴＡの送出終了時点においてパルス信
号として出力される。
【００１１】図２に示すＩＣ番号ＩＣＮＯおよびデータ
ＤＡＴＡからなるシリアルデータは第１のＩＣ３〜第３
のＩＣ５に同時に入力される。しかしながら，正式には
ＩＣ３ＩＣ５の内部には取り込まれず，一時的に保持さ
れて，外部には出力されない。デコード手段を構成する
シフトレジスタ７は，クロックＣＬＫに応答し，第１の
ＩＣ３に入力されたシリアルデータのうち，ＩＣ番号Ｉ
ＣＮＯ（信号Ｓ３）を入力する。シフトレジスタ７への
ＩＣ番号ＩＣＮＯの入力はどのＩＣから入力してもよい
。シフトレジスタ７に入力されたＩＣ番号ＩＣＮＯはデ
コーダ８において解読され，ＩＣ番号ＩＣＮＯに対応す
る１つのＩＣが特定される。ＣＰＵ１からロード信号Ｌ
ＯＡＤがデコーダ８の端子Ｇに印加されると，デコーダ
８は解読したＩＣに対応する出力端子から対応するＩＣ
，たとえば，第２のＩＣ４のロード端子ＬＯＡＤに，デ
コード出力Ｓ８２を出力する。デコーダ８からロード信
号ＬＯＡＤを入力した第２のＩＣ４は上記仮に入力して
いるシリアルデータをその内部に正式に取り込んで，外
部に出力する。なお，第２のＩＣ４は，ＩＣ番号ＩＣＮ
Ｏを取り込んで外部に出力する必要はない。正式にシリ
アルデータを内部に取り込んで，外部に出力できるＩＣ
は１つだけであり，この場合，他のＩＣはこの正式なシ
リアルデータの取り込み動作および外部出力動作を行わ
ない。これにより，ＣＰＵ１から指定した第２のＩＣ４
にのみシリアルデータが正式に取り込まれたことになる
。この取り込まれたシリアルデータによって，第２のＩ
Ｃ４に接続されたＴＶ受像機が検査される。
ＤＡＴＡからなるシリアルデータは第１のＩＣ３〜第３
のＩＣ５に同時に入力される。しかしながら，正式には
ＩＣ３ＩＣ５の内部には取り込まれず，一時的に保持さ
れて，外部には出力されない。デコード手段を構成する
シフトレジスタ７は，クロックＣＬＫに応答し，第１の
ＩＣ３に入力されたシリアルデータのうち，ＩＣ番号Ｉ
ＣＮＯ（信号Ｓ３）を入力する。シフトレジスタ７への
ＩＣ番号ＩＣＮＯの入力はどのＩＣから入力してもよい
。シフトレジスタ７に入力されたＩＣ番号ＩＣＮＯはデ
コーダ８において解読され，ＩＣ番号ＩＣＮＯに対応す
る１つのＩＣが特定される。ＣＰＵ１からロード信号Ｌ
ＯＡＤがデコーダ８の端子Ｇに印加されると，デコーダ
８は解読したＩＣに対応する出力端子から対応するＩＣ
，たとえば，第２のＩＣ４のロード端子ＬＯＡＤに，デ
コード出力Ｓ８２を出力する。デコーダ８からロード信
号ＬＯＡＤを入力した第２のＩＣ４は上記仮に入力して
いるシリアルデータをその内部に正式に取り込んで，外
部に出力する。なお，第２のＩＣ４は，ＩＣ番号ＩＣＮ
Ｏを取り込んで外部に出力する必要はない。正式にシリ
アルデータを内部に取り込んで，外部に出力できるＩＣ
は１つだけであり，この場合，他のＩＣはこの正式なシ
リアルデータの取り込み動作および外部出力動作を行わ
ない。これにより，ＣＰＵ１から指定した第２のＩＣ４
にのみシリアルデータが正式に取り込まれたことになる
。この取り込まれたシリアルデータによって，第２のＩ
Ｃ４に接続されたＴＶ受像機が検査される。
【００１２】図１のシリアルデータ通信方式の構成から
明らかなように，図４に示したＣＰＵ２１のロード信号
を出力する端子の数，および，ロード信号を伝送するた
めのケーブル本数の問題が解決され，接続されるＩＣの
数に依存しない構成となっている。また，図１のシリア
ルデータ通信方式は複数のＩＣに対して同時的にシリア
ルデータを送出するから，図６に示したシリアルデータ
通信方式における伝送速度の低下の問題を解決している
。さらに，図１のシリアルデータ通信方式はデコード手
段としてのシフトレジスタ７とデコーダ８を設けている
だけであり回路構成の複雑はなく，また，回路動作の複
雑さ，ＣＰＵ１における通信動作の複雑の増加もない。
明らかなように，図４に示したＣＰＵ２１のロード信号
を出力する端子の数，および，ロード信号を伝送するた
めのケーブル本数の問題が解決され，接続されるＩＣの
数に依存しない構成となっている。また，図１のシリア
ルデータ通信方式は複数のＩＣに対して同時的にシリア
ルデータを送出するから，図６に示したシリアルデータ
通信方式における伝送速度の低下の問題を解決している
。さらに，図１のシリアルデータ通信方式はデコード手
段としてのシフトレジスタ７とデコーダ８を設けている
だけであり回路構成の複雑はなく，また，回路動作の複
雑さ，ＣＰＵ１における通信動作の複雑の増加もない。
【００１３】図３に本発明のシリアルデータ通信方式の
第２実施例の構成を示す。このシリアルデータ通信方式
は，図１に示したデコード手段の回路構成を代えたもの
であり，デコード手段として，第１のＩＣ３に対して，
マグニチュードコンパレータ１５，シフトレジスタ１６
を有し，さらに，ＡＮＤゲート１１を有している。第２
のＩＣ４に対するデコード手段としてのアドレス一致回
路１８，第３のＩＣ５に対するデコード手段としてのア
ドレス一致回路１９もそれぞれ，マグニチュードコンパ
レータ１５およびシフトレジスタ１６と同様の回路構成
である。ＣＰＵ１と第１のＩＣ３〜第３のＩＣ５は，図
１における場合と同様に，ケーブル２Ａ，２Ｂを介して
接続されている。
第２実施例の構成を示す。このシリアルデータ通信方式
は，図１に示したデコード手段の回路構成を代えたもの
であり，デコード手段として，第１のＩＣ３に対して，
マグニチュードコンパレータ１５，シフトレジスタ１６
を有し，さらに，ＡＮＤゲート１１を有している。第２
のＩＣ４に対するデコード手段としてのアドレス一致回
路１８，第３のＩＣ５に対するデコード手段としてのア
ドレス一致回路１９もそれぞれ，マグニチュードコンパ
レータ１５およびシフトレジスタ１６と同様の回路構成
である。ＣＰＵ１と第１のＩＣ３〜第３のＩＣ５は，図
１における場合と同様に，ケーブル２Ａ，２Ｂを介して
接続されている。
【００１４】図３のシリアルデータ通信方式においても
，ＣＰＵ１から出力されるシリアルデータ，クロックＣ
ＬＫ，および，ロード信号ＬＯＡＤの信号波形（または
フォーマット）とタイミングは図２に示したものと同じ
である。したがって，シリアルデータはＩＣ番号ＩＣＮ
ＯとデータＤＡＴＡとを含む。
，ＣＰＵ１から出力されるシリアルデータ，クロックＣ
ＬＫ，および，ロード信号ＬＯＡＤの信号波形（または
フォーマット）とタイミングは図２に示したものと同じ
である。したがって，シリアルデータはＩＣ番号ＩＣＮ
ＯとデータＤＡＴＡとを含む。
【００１５】第１のＩＣ３に対するデータ伝送について
述べると，図１におけるシフトレジスタ７への入力と同
様に，第１のＩＣ３からＩＣ番号ＩＣＮＯがシフトレジ
スタ１６に入力される。シフトレジスタ１６に入力され
たＩＣ番号ＩＣＮＯはマグニチュードコンパレータ１５
に出力される。マグニチュードコンパレータ１５には第
１のＩＣ３のアドレスが予め設定されており，シフトレ
ジスタ１６からのＩＣ番号ＩＣＮＯと一致した時，ＡＮ
Ｄゲート１１に「ハイ」レベルの一致信号Ｓ１５を出力
する。シリアルデータの伝送終了時点で，ＣＰＵ１から
ロード信号ＬＯＡＤがパルス信号としてＡＮＤゲート１
１に出力されると，ＡＮＤゲート１１からロード信号Ｌ
ＯＡＤに応じた「ハイ」レベルのパルス信号が第１のＩ
Ｃ３のロード端子ＬＯＡＤに入力されて，第１のＩＣ３
がすでに入力されたシリアルデータを正式に取り込み，
外部に出力する。他のＩＣの動作についても上記同様と
なる。
述べると，図１におけるシフトレジスタ７への入力と同
様に，第１のＩＣ３からＩＣ番号ＩＣＮＯがシフトレジ
スタ１６に入力される。シフトレジスタ１６に入力され
たＩＣ番号ＩＣＮＯはマグニチュードコンパレータ１５
に出力される。マグニチュードコンパレータ１５には第
１のＩＣ３のアドレスが予め設定されており，シフトレ
ジスタ１６からのＩＣ番号ＩＣＮＯと一致した時，ＡＮ
Ｄゲート１１に「ハイ」レベルの一致信号Ｓ１５を出力
する。シリアルデータの伝送終了時点で，ＣＰＵ１から
ロード信号ＬＯＡＤがパルス信号としてＡＮＤゲート１
１に出力されると，ＡＮＤゲート１１からロード信号Ｌ
ＯＡＤに応じた「ハイ」レベルのパルス信号が第１のＩ
Ｃ３のロード端子ＬＯＡＤに入力されて，第１のＩＣ３
がすでに入力されたシリアルデータを正式に取り込み，
外部に出力する。他のＩＣの動作についても上記同様と
なる。
【００１６】図３のシリアルデータ通信方式はデコード
手段が異なるだけで，図１に示したシリアルデータ通信
方式と同じ動作であり，上述した図１のシリアルデータ
通信方式における効果と同じ効果を得ることができる。
手段が異なるだけで，図１に示したシリアルデータ通信
方式と同じ動作であり，上述した図１のシリアルデータ
通信方式における効果と同じ効果を得ることができる。
【００１７】図２のシリアルデータ通信方式において，
各ＩＣ，たとえば，第１のＩＣ３内にＡＮＤゲート１１
，マグニチュードコンパレータ１５およびシフトレジス
タ１６の回路を組み込んで，１つのＩＣとして形成する
こともできる。これにより，回路構成および配線がより
簡単になる。
各ＩＣ，たとえば，第１のＩＣ３内にＡＮＤゲート１１
，マグニチュードコンパレータ１５およびシフトレジス
タ１６の回路を組み込んで，１つのＩＣとして形成する
こともできる。これにより，回路構成および配線がより
簡単になる。
【００１８】
【発明の効果】以上に述べたように，本発明のシリアル
データ通信方式によれば，スレーブ装置の数に依存せず
マスター装置を構成することができ，またマスター装置
と複数のスレーブ装置を接続するケーブル本数もスレー
ブ装置の数に依存しない。また本発明のシリアルデータ
通信方式によれば，複数のスレーブ装置に対して同時的
にシリアルデータを送出しているから，複数のスレーブ
装置を順次シリアル伝送する場合に生ずるデータの伝送
遅延が生じない。
データ通信方式によれば，スレーブ装置の数に依存せず
マスター装置を構成することができ，またマスター装置
と複数のスレーブ装置を接続するケーブル本数もスレー
ブ装置の数に依存しない。また本発明のシリアルデータ
通信方式によれば，複数のスレーブ装置に対して同時的
にシリアルデータを送出しているから，複数のスレーブ
装置を順次シリアル伝送する場合に生ずるデータの伝送
遅延が生じない。
【図１】本発明の第１実施例のシリアルデータ通信方式
の構成図である。
の構成図である。
【図２】図１における伝送信号フォーマットおよび伝送
タイミングを示す図である。
タイミングを示す図である。
【図３】本発明の第２実施例のシリアルデータ通信方式
の構成図である。
の構成図である。
【図４】従来のシリアルデータ通信方式の構成を示す図
である。
である。
【図５】図４における伝送信号フォーマットおよびタイ
ミングを示す図である。
ミングを示す図である。
【図６】従来の他のシリアルデータ通信方式の構成を示
す図である。
す図である。
【図７】図６における伝送信号フォーマットおよびタイ
ミングを示す図である。
ミングを示す図である。
１ ＣＰＵ
２Ａ〜２Ｃ ケーブル
３〜５ ＩＣ
７ シフトレジスタ
８ デコーダ
１１〜１３ ＡＮＤゲート
１５ マグニチュードコンパレータ１６
シフトレジスタ １８，１９ アドレス一致回路
シフトレジスタ １８，１９ アドレス一致回路
Claims (1)
- 【請求項１】 クロックとともにスレーブ装置の識別
コードを含むシリアルデータを送出しシリアルデータの
送出終了時にロード信号を出力するマスター装置と，こ
のマスター装置からの上記シリアルデータを上記クロッ
クに応答して同時的に入力し，ロード信号の受信に応答
して入力したシリアルデータを取り込むように接続され
た複数のスレーブ装置と，複数のスレーブ装置の任意の
１つから上記シリアルデータに含まれるスレーブ装置の
識別コードを入力し，マスター装置からのロード信号に
応答して対応するスレーブ装置のロードパルス入力端子
を付勢するデコード手段を有することを特徴とするシリ
アルデータ通信方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP07590391A JP3488250B2 (ja) | 1991-03-15 | 1991-03-15 | シリアルデータ通信方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP07590391A JP3488250B2 (ja) | 1991-03-15 | 1991-03-15 | シリアルデータ通信方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04287149A true JPH04287149A (ja) | 1992-10-12 |
| JP3488250B2 JP3488250B2 (ja) | 2004-01-19 |
Family
ID=13589764
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP07590391A Expired - Fee Related JP3488250B2 (ja) | 1991-03-15 | 1991-03-15 | シリアルデータ通信方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3488250B2 (ja) |
-
1991
- 1991-03-15 JP JP07590391A patent/JP3488250B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP3488250B2 (ja) | 2004-01-19 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |