JPH04287965A - バイポーラｃｍｏｓ半導体装置 - Google Patents
バイポーラｃｍｏｓ半導体装置Info
- Publication number
- JPH04287965A JPH04287965A JP33791A JP33791A JPH04287965A JP H04287965 A JPH04287965 A JP H04287965A JP 33791 A JP33791 A JP 33791A JP 33791 A JP33791 A JP 33791A JP H04287965 A JPH04287965 A JP H04287965A
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- Japan
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- layer
- silicon substrate
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- 239000004065 semiconductor Substances 0.000 title claims description 9
- 239000000758 substrate Substances 0.000 claims abstract description 20
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 19
- 239000010703 silicon Substances 0.000 claims abstract description 19
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 18
- 150000003376 silicon Chemical class 0.000 claims 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- 238000003491 array Methods 0.000 description 1
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明はバイポーラＣＭＯＳ半導
体装置に関し、特にバイポーラＣＭＯＳゲートアレイに
関する。
体装置に関し、特にバイポーラＣＭＯＳゲートアレイに
関する。
【０００２】
【従来の技術】従来、この種のバイポーラＣＭＯＳ半導
体装置は、図２に示すように、Ｐ型シリコン基板２７に
Ｐ＋ 埋込層２５およびＮ＋ 埋込層２６を有し、この
Ｐ＋ 埋込層２５上にＮ型ＭＯＳＦＥＴ１４を形成し、
Ｎ＋ 埋込層２６上にＮＰＮ型バイポーラトランジスタ
（Ｔｒ）１１と抵抗１２及びＰ型ＭＯＳＦＥＴ１３を形
成する構造となっている。
体装置は、図２に示すように、Ｐ型シリコン基板２７に
Ｐ＋ 埋込層２５およびＮ＋ 埋込層２６を有し、この
Ｐ＋ 埋込層２５上にＮ型ＭＯＳＦＥＴ１４を形成し、
Ｎ＋ 埋込層２６上にＮＰＮ型バイポーラトランジスタ
（Ｔｒ）１１と抵抗１２及びＰ型ＭＯＳＦＥＴ１３を形
成する構造となっている。
【０００３】ＮＰＮ型バイポーラトランジスタ１１は、
低濃度のＮ型エピタキシャル層２４中に形成されたベー
ス（Ｐ− ）３５，エミッタ（Ｎ＋ ）３４，コレクタ
（Ｎ＋ ）２８により構成されており、ベース３５には
ベースコンタクト電極２０とＰ＋ 層３６により電位が
与えられ、エミッタ３４にはエミッタコンタクト電極１
９を通して、またコレクタにはＮウェル２３とＮＰＮ型
バイポーラトランジスタのコレクタ２８との共通コンタ
クト電極１８を通してそれぞれ電位が与えられる。
低濃度のＮ型エピタキシャル層２４中に形成されたベー
ス（Ｐ− ）３５，エミッタ（Ｎ＋ ）３４，コレクタ
（Ｎ＋ ）２８により構成されており、ベース３５には
ベースコンタクト電極２０とＰ＋ 層３６により電位が
与えられ、エミッタ３４にはエミッタコンタクト電極１
９を通して、またコレクタにはＮウェル２３とＮＰＮ型
バイポーラトランジスタのコレクタ２８との共通コンタ
クト電極１８を通してそれぞれ電位が与えられる。
【０００４】抵抗１２は、ベースコンタクト電極２０を
一方の端とし、抵抗コンタクト電極２１と対で接続する
抵抗層（Ｐ− ）３７とＰ＋ 層３８から構成されてい
る。
一方の端とし、抵抗コンタクト電極２１と対で接続する
抵抗層（Ｐ− ）３７とＰ＋ 層３８から構成されてい
る。
【０００５】Ｐ型ＭＯＳＦＥＴ１３は、Ｎウェル２３中
に設けられたソース・ドレイン３２とゲート電極３３と
から構成されている。Ｎ型ＭＯＳＦＥＴ１４は、Ｐウェ
ル２２中に設けられたソース・ドレイン２９およびゲー
ト電極３０とから構成されている。
に設けられたソース・ドレイン３２とゲート電極３３と
から構成されている。Ｎ型ＭＯＳＦＥＴ１４は、Ｐウェ
ル２２中に設けられたソース・ドレイン２９およびゲー
ト電極３０とから構成されている。
【０００６】Ｐウェル２２に対しては、チップ上面の接
地配線１６からＰウェルコンタクト電極１７とＮ＋ 層
３１を通してチップ上の最低電位が与えられる。Ｎウェ
ル２３に対しては、チップ上面の電源配線１５から共通
コンタクト電極１８を通してコレクタ２８よりチップ上
の最高電位が与えられる。
地配線１６からＰウェルコンタクト電極１７とＮ＋ 層
３１を通してチップ上の最低電位が与えられる。Ｎウェ
ル２３に対しては、チップ上面の電源配線１５から共通
コンタクト電極１８を通してコレクタ２８よりチップ上
の最高電位が与えられる。
【０００７】
【発明が解決しようとする課題】上述した従来のバイポ
ーラＣＭＯＳ半導体装置は、各素子に対する電源電位及
び接地電位をチップ上面から供給する構造になっている
。このため、最悪使用条件下でのエレクトロマイグレー
ションに対して、十分な幅と厚さをもつ固定された電源
配線１５や接地配線１６を内部セル領域内に広く分布さ
せなければならない。従って信号配線の配線可能領域が
小さくなったり、太幅の電源配線の占める面積が大きく
なるため、内部セル領域の面積が増加するという問題点
があった。
ーラＣＭＯＳ半導体装置は、各素子に対する電源電位及
び接地電位をチップ上面から供給する構造になっている
。このため、最悪使用条件下でのエレクトロマイグレー
ションに対して、十分な幅と厚さをもつ固定された電源
配線１５や接地配線１６を内部セル領域内に広く分布さ
せなければならない。従って信号配線の配線可能領域が
小さくなったり、太幅の電源配線の占める面積が大きく
なるため、内部セル領域の面積が増加するという問題点
があった。
【０００８】
【課題を解決するための手段】本発明のバイポーラＣＭ
ＯＳ半導体装置は、高濃度のＮ型のシリコン基板の裏面
に電源電極を設け、更にシリコン基板上に形成されたＮ
型エピタキシャル層中に、エピタキシャル層上面に形成
された電源配線とシリコン基板とを電気的に接続する高
濃度Ｎ型層を設けたものである。
ＯＳ半導体装置は、高濃度のＮ型のシリコン基板の裏面
に電源電極を設け、更にシリコン基板上に形成されたＮ
型エピタキシャル層中に、エピタキシャル層上面に形成
された電源配線とシリコン基板とを電気的に接続する高
濃度Ｎ型層を設けたものである。
【０００９】
【実施例】次に本発明について図面を参照して説明する
。図１は本発明の一実施例の断面図である。
。図１は本発明の一実施例の断面図である。
【００１０】図１においてバイポーラＣＭＯＳ半導体装
置は、裏面に電源電極１５Ａが設けられた高濃度のＮ型
シリコン基板１０と、このＮ型シリコン基板１０上に形
成された低濃度のＮ型エピタキシャル層２４と、このＮ
型エピタキシャル層２４に設けられたＰウェル２２とＮ
ウェル２３及び、エピタキシャル層上に絶縁膜を介して
形成された電源配線１５とＮ型シリコン基板１０とを電
気的に接続する高濃度のＮ型（Ｎ＋ ）層２４Ａと、Ｐ
ウェル２２上に形成されたソース・ドレイン２９とポリ
シリコン層からなるゲート電極３０等からなるＮ型ＭＯ
ＳＦＥＴ１４と、Ｎウェル２３上に形成されたソース・
ドレイン３２とゲート電極３３等からなるＰ型ＭＯＳＦ
ＥＴ１３と、Ｎ型エピタキシャル層２４上に形成された
エミッタ３４とベース３５等からなるＮＰＮ型バイポー
ラトランジスタ１１とから主に構成されている。
置は、裏面に電源電極１５Ａが設けられた高濃度のＮ型
シリコン基板１０と、このＮ型シリコン基板１０上に形
成された低濃度のＮ型エピタキシャル層２４と、このＮ
型エピタキシャル層２４に設けられたＰウェル２２とＮ
ウェル２３及び、エピタキシャル層上に絶縁膜を介して
形成された電源配線１５とＮ型シリコン基板１０とを電
気的に接続する高濃度のＮ型（Ｎ＋ ）層２４Ａと、Ｐ
ウェル２２上に形成されたソース・ドレイン２９とポリ
シリコン層からなるゲート電極３０等からなるＮ型ＭＯ
ＳＦＥＴ１４と、Ｎウェル２３上に形成されたソース・
ドレイン３２とゲート電極３３等からなるＰ型ＭＯＳＦ
ＥＴ１３と、Ｎ型エピタキシャル層２４上に形成された
エミッタ３４とベース３５等からなるＮＰＮ型バイポー
ラトランジスタ１１とから主に構成されている。
【００１１】尚図１において１７はＰウェルコンタクト
電極，１８はＮウェルコンタクト電極とコレクタコンタ
クト電極を兼ねポリシリコン層に接続する共通電極，１
９はエミッタコンタクト電極，２０はベースコンタクト
電極，２１は抵抗コンタクト電極，３６はＰ＋ 層，３
７はＰ− 抵抗層，３８はＰ＋ 層である。
電極，１８はＮウェルコンタクト電極とコレクタコンタ
クト電極を兼ねポリシリコン層に接続する共通電極，１
９はエミッタコンタクト電極，２０はベースコンタクト
電極，２１は抵抗コンタクト電極，３６はＰ＋ 層，３
７はＰ− 抵抗層，３８はＰ＋ 層である。
【００１２】このように構成された本実施例によれば、
電源電位は基板裏面の電源電極１５ＡとＮ＋ 層２４Ａ
を通して電源配線１５に供給される。従って信号配線の
２〜３倍の幅を持つ電源配線１５を、内部セル領域内に
分布させる必要がなくなるので、信号配線の配線可能領
域が増加すると共に、セル面積を小さくできる。
電源電位は基板裏面の電源電極１５ＡとＮ＋ 層２４Ａ
を通して電源配線１５に供給される。従って信号配線の
２〜３倍の幅を持つ電源配線１５を、内部セル領域内に
分布させる必要がなくなるので、信号配線の配線可能領
域が増加すると共に、セル面積を小さくできる。
【００１３】
【発明の効果】以上説明したように本発明は、高濃度の
Ｎ型のシリコン基板裏面に電源電極を設け、この電源電
極からシリコン基板およびシリコン基板上のＮ型エピタ
キシャル層中に形成した高濃度Ｎ型層を介してシリコン
基板上面に電源電位を供給できるように構成したので、
シリコン基板上面の内部セル領域内に太幅の固定電源配
線を広く分布させる必要がなくなる。従って、バイポー
ラＣＭＯＳ半導体装置の信号配線の配線可能領域が増加
し、かつセル面積も小さくできるという効果を有する。
Ｎ型のシリコン基板裏面に電源電極を設け、この電源電
極からシリコン基板およびシリコン基板上のＮ型エピタ
キシャル層中に形成した高濃度Ｎ型層を介してシリコン
基板上面に電源電位を供給できるように構成したので、
シリコン基板上面の内部セル領域内に太幅の固定電源配
線を広く分布させる必要がなくなる。従って、バイポー
ラＣＭＯＳ半導体装置の信号配線の配線可能領域が増加
し、かつセル面積も小さくできるという効果を有する。
【図１】本発明の一実施例の断面図である。
【図２】従来のバイポーラＣＭＯＳ半導体装置の一例の
断面図である。
断面図である。
１０ Ｎ型シリコン基板
１１ ＮＰＮ型バイポーラトランジスタ１３
Ｐ型ＭＯＳＦＥＴ １４ Ｎ型ＭＯＳＦＥＴ １５ 電源配線 １５Ａ 電源電極 １６ 接地配線 １８ 共通コンタクト電極 ２２ Ｐウェル ２３ Ｎウェル ２４ Ｎ型エピタキシャル層 ２４Ａ Ｎ＋ 層
Ｐ型ＭＯＳＦＥＴ １４ Ｎ型ＭＯＳＦＥＴ １５ 電源配線 １５Ａ 電源電極 １６ 接地配線 １８ 共通コンタクト電極 ２２ Ｐウェル ２３ Ｎウェル ２４ Ｎ型エピタキシャル層 ２４Ａ Ｎ＋ 層
Claims (1)
- 【請求項１】 裏面に電源電極が設けられた高濃度の
Ｎ型のシリコン基板と、このシリコン基板上に形成され
た低濃度のＮ型エピタキシャル層と、このエピタキシャ
ル層に設けられたＰウェルとＮウェル及びエピタキシャ
ル層上に形成された電源配線と前記シリコン基板とを電
気的に接続する高濃度Ｎ型層と、前記Ｐウェル上に形成
されたＮ型ＭＯＳＦＥＴと、前記Ｎウェル上に形成され
たＰ型ＭＯＳＦＥＴと、前記エピタキシャル層に形成さ
れたＮＰＮ型バイポーラトランジスタとを含むことを特
徴とするバイポーラＣＭＯＳ半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33791A JP2949859B2 (ja) | 1991-01-08 | 1991-01-08 | バイポーラｃｍｏｓ半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33791A JP2949859B2 (ja) | 1991-01-08 | 1991-01-08 | バイポーラｃｍｏｓ半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04287965A true JPH04287965A (ja) | 1992-10-13 |
| JP2949859B2 JP2949859B2 (ja) | 1999-09-20 |
Family
ID=11471073
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33791A Expired - Fee Related JP2949859B2 (ja) | 1991-01-08 | 1991-01-08 | バイポーラｃｍｏｓ半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2949859B2 (ja) |
-
1991
- 1991-01-08 JP JP33791A patent/JP2949859B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2949859B2 (ja) | 1999-09-20 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19990608 |
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