JPH04287975A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、半導体装置の製造方
法に関し、さらに詳しくは、ＬＤＤ構造を含む縦型構造
トランジスタの製造方法に係るものである。

【０００２】

【従来の技術】半導体装置におけるＭＯＳデバイスの縮
小化に伴って生ずる問題点の一つに、いわゆる，ホット
・キャリヤ効果があり、このホット・キャリヤ効果は、
チャネル長が縮小されることで生じた高電界により、高
いエネルギーをもつ電子（あるいはホール）がゲート酸
化膜中に注入される現象として知られている。この高い
エネルギーのキャリヤ，つまり、ホット・キャリヤがゲ
ート酸化膜中に注入されると、新たな界面準位が形成さ
れて、しきい値電圧の増加，電流駆動力の減少，サブ・
スレッショルド係数の増加などのデバイス特性の劣化を
もたらすことになり、このようにホット・キャリヤのゲ
ート酸化膜中への注入は、ＭＯＳトランジスタの寿命を
決定する重要な要因となる。

【０００３】そこで、従来においては、前記ホット・キ
ャリヤの注入によるデバイス特性の劣化を改善するため
に、このような短チャネルのトランジスタでは、いわゆ
る，ＬＤＤ（Ｌｉｇｈｔｌｙ　Ｄｏｐｅｄ　Ｄｒａｉｎ
）　構造が広く採用されている。このＬＤＤ構造は、チ
ャネルとドレイン領域の高濃度不純物層との間に、低濃
度の不純物層を設けた構造であるが、この低濃度の不純
物層の介在によって、ドレイン領域へのバイアスが広い
範囲に亘って加えられ、当該ドレイン領域近傍の電界が
緩和されるもので、この結果，ホット・キャリヤ効果が
抑制されるのである。

【０００４】次に、従来例によるこの種のＬＤＤ構造の
形成手順を図２（ａ）ないし（ｅ）　に示す。図２の従
来例装置の構成において、符号１はシリコン単結晶など
からなる　ｐ型半導体基板、２は素子間分離のためのフ
ィールド酸化膜であり、３は当該半導体基板１上にゲー
ト酸化膜４を介して選択的に形成されたゲート電極、５
，および６はゲート電極４の両側に対応する基板主面上
に選択的に形成されたそれぞれにｎ＋型のソース領域，
およびドレイン領域である。また、７はゲート酸化膜４
の直下に形成されて電流の流れるチャネルを示し、８は
当該チャネル７と前記ソース領域５，およびドレイン領
域６との間にそれぞれに形成された低濃度不純物層，こ
ゝでは、ｎ−型不純物層、９は前記ゲート電極４の両側
壁面端部に選択的に堆積されたスペーサである。なお、
この従来例の場合，半導体基板１としては、不純物濃度
　１×１０１５［ｃｍ−３］程度の　ｐ型基板を用い、
また、ソース領域５，およびドレイン領域６のそれぞれ
については、不純物濃度　１×１０２０［ｃｍ−３］程
度のｎ＋型に、低濃度不純物層８については、不純物濃
度　１×１０１６［ｃｍ−３］程度のｎ−型に形成され
ており、かつまた、ゲート酸化膜４の直下でのチャネル
７長Ｌ　については、約　０．８μｍ　程度に形成され
、ゲート酸化膜４の厚さｔＯＸ　については、約０．０
２μｍ　程度に形成され、ゲート電極３の高さｈ　につ
いては、約０．０３μｍ　程度に形成され、スペーサ９
の幅ｄ　については、約０．０２μｍ　程度に形成され
ている。

【０００５】しかして、この従来例のＬＤＤ構造におい
ては、まず、　ｐ型半導体基板１上にあって、通常のＭ
ＯＳプロセスにより、フィールド酸化膜２，ゲート酸化
膜４，およびゲート電極３をそれぞれに形成させた上で
（図２（ａ））、当該ゲート電極３をマスクに用い、ド
ーズ量１０１３［ｃｍ−２］程度のＰ（リン）をエネル
ギー５０ｋｅＶ　程度で選択的に注入して、後にｎ−型
不純物層８となるｎ−型不純物層８ａを形成する（同図
（ｂ））。ついで、気相成長法により、全面に酸化膜９
ａを堆積させ（同図（ｃ））、かつ反応性イオン・エッ
チングによって、この酸化膜９ａを選択的に除去するこ
とにより、前記ゲート電極３の両側壁端部に当該酸化膜
９ａからなるスペーサ９が残されるもので（同図（ｄ）
）、その後，これらのゲート電極３，および各スペーサ
９をマスクにして、通常のソース・ドレイン形成のため
のＡｓ（ヒ素）を高濃度で選択的に注入することにより
、チャネル７とソース領域５，およびドレイン領域６と
を形成させると共に、これらの各領域５，６の間にそれ
ぞれｐ−型不純物層８を形成させるのである（同図（ｅ
））。

【０００６】

【発明が解決しようとする課題】こゝで、半導体装置の
高集積化が進む昨今では、前記図２（ｅ）　に示されて
いるような半導体基板１に水平な方向にチャネル７を有
する横型構造のトランジスタに対して、後に述べるよう
な半導体基板に垂直な方向にチャネルを有する縦型構造
のトランジスタをダイナミック・メモリーのセルなどに
採用することが考えられている。そして、このような縦
型構造のトランジスタについても、電流駆動力の向上，
動作の高速化などの観点から短チャネル化が図られてお
り、この場合にあっても前記と同様に、ホット・キャリ
ヤの注入によるデバイス特性の劣化が問題になる。

【０００７】前記したように、ＬＤＤ構造は、ホット・
キャリヤの注入を抑制してデバイスの信頼性を向上させ
るための有効な解決策であるが、先に述べた従来のＬＤ
Ｄ構造の形成方法においては、酸化膜スペーサをマスク
とするイオン注入によって低濃度不純物層を形成してい
るために、こゝでの半導体基板に垂直な方向にチャネル
を有する縦型構造のトランジスタに対しては、そのＬＤ
Ｄ構造の形成のために当該方法を適用できないという問
題点がある。

【０００８】この発明は、このような従来の問題点を解
消するためになされたもので、その目的とするところは
、縦型構造のトランジスタに対してＬＤＤ構造を適用し
得るようにした，この種の半導体装置の製造方法，こゝ
では、縦型構造のトランジスタにおけるＬＤＤ構造の形
成方法を提供することである。

【０００９】

【課題を解決するための手段】前記目的を達成するため
に、この発明に係る半導体装置の製造方法は、第１導電
型の半導体基板に対して垂直な方向に掘り込んだ掘り込
み溝の内壁面にチャネルを有し、当該チャネルの基板内
部側に第２導電型の高濃度不純物層によるソース領域，
基板主面部側にＬＤＤ構造用の第２導電型の低濃度不純
物層を介して第２導電型の高濃度不純物層によるドレイ
ン領域をそれぞれに形成すると共に、前記チャネル上に
ゲート酸化膜を介してゲート電極を形成したＬＤＤ構造
を含む縦型構造トランジスタの製造方法であって、前記
第１導電型の半導体基板の主面上に、まず最初に、低ド
ーズ量，高注入エネルギーによる第２導電型の不純物を
イオン注入して第１の第２導電型不純物層を形成する第
１の工程と、引き続き、当該第１の第２導電型不純物層
に重ねて、高ドーズ量，低注入エネルギーによる第２導
電型の不純物をイオン注入して第２の第２導電型不純物
層を形成する第２の工程とを少なくとも備え、前者の第
１の第２導電型不純物層によって前記ＬＤＤ構造用の第
２導電型の低濃度不純物層を形成させ、後者の第２の第
２導電型不純物層によって前記第２導電型の高濃度不純
物層によるドレイン領域を形成させ、第３の工程以後に
おいて、その他の構成要素の各部を順次に形成すること
を特徴とするものである。

【００１０】

【作用】従って、この発明におけるＬＤＤ構造の形成方
法では、第１導電型の半導体基板の主面上に、第１の工
程において、低ドーズ量，高注入エネルギーによる第２
導電型の不純物をイオン注入して第１の第２導電型不純
物層を形成させ、引き続き、第２の工程において、第１
の第２導電型不純物層に重ねて、高ドーズ量，低注入エ
ネルギーによる第２導電型の不純物をイオン注入して第
２の第２導電型不純物層を形成させるようにしたので、
第１の工程における第２導電型の不純物のイオン注入は
、高エネルギーで行なわれるためにイオンの飛程が大き
く、当該不純物イオンが第２の工程における第２導電型
の不純物のイオン注入よりも深く入るが、そのドーズ量
が少ないために不純物濃度が低くされて、所期通りのＬ
ＤＤ構造用の第２導電型の低濃度不純物層が形成される
ことになり、一方，第２の工程における第２導電型の不
純物のイオン注入は、低エネルギーで行なわれてイオン
の飛程が小さいために浅くしか入らないが、そのドーズ
量が多いことから不純物が高くされて、所期通りの第２
導電型の高濃度不純物層によるドレイン領域が形成され
ることになる。

【００１１】

【実施例】以下，この発明に係る半導体装置の製造方法
の一実施例につき、図１を参照して詳細に説明する。図
１（ａ）　ないし（ｅ）　はこの発明の一実施例を適用
した半導体装置の製造方法，こゝでは、ＬＤＤ構造を含
む縦型構造トランジスタの製造方法の主要な工程を順次
模式的に示すそれぞれに断面図である。

【００１２】すなわち，同図１の実施例装置構成におい
て、符号１１はシリコン単結晶などからなる　ｐ型半導
体基板、１２は当該基板１１に垂直な方向で掘り込まれ
た溝の下部側両内壁面に形成された酸化膜、１３は当該
酸化膜１２間に埋め込まれたポリシリコン埋め込み層で
あり、１４は前記掘り込み溝の上部側両内壁面に形成さ
れるゲート酸化膜１５を介して選択的に形成されたゲー
ト電極、１６，および１７は当該ゲート電極１４の両側
に対応する基板主面上に選択的に形成されたそれぞれに
ｎ＋型のソース領域，およびドレイン領域である。また
、１８はゲート酸化膜４の直下に形成されて電流の流れ
るチャネル、１９は当該チャネル１８と前記ソース領域
１６，およびドレイン領域１７との間にそれぞれ選択的
に形成された低濃度不純物層，こゝでは、ｎ−型不純物
層である。なお、２０は前記掘り込み溝における底部対
応の基板主面上に選択的に形成された素子間分離のため
のｐ−層である。

【００１３】この実施例方法によるＬＤＤ構造を含む縦
型構造トランジスタにおいては、まず、　ｐ型（この場
合，第１導電型とする）の半導体基板１１上にあって、
ドーズ量　５×１０１３［ｃｍ−２］程度のｎ型（同様
に、この場合，第２導電型とする）不純物のＰ（リン）
をエネルギー１８０［ｋｅＶ］程度でイオン注入して、
後に各ｎ−型不純物層１９となるｎ−型の不純物層１９
ａを形成する。つまり、この第１段階では、低ドーズ量
，高注入エネルギーによるＰ　のイオン注入，すなわち
、第２導電型のイオン注入を行なう（図１（ａ））。引
き続いて今度は、ドーズ量　５×１０１５［ｃｍ−２］
程度の同様に　ｎ型不純物のＡｓ（ヒ素）をエネルギー
１８０［ｋｅＶ］程度でイオン注入して、後にドレイン
領域１７となるｎ＋型の不純物層１７ａを形成する，つ
まり、この第２段階では、前記ｎ−型不純物層１９ａに
重ねて、高ドーズ量，低注入エネルギーによる同一導電
型のＡｓのイオン注入，すなわち、第２導電型のイオン
注入を行なう（図１（ｂ））。

【００１４】すなわち，これらの各工程において、前者
のＰ　のイオン注入は、高エネルギーで行なわれるため
にイオンの飛程が大きく、当該Ｐ　の不純物イオンが後
者のＡｓのイオン注入よりも深く入るが、そのドーズ量
が少ないために不純物濃度が低くされて、所期通りのｎ
−型不純物層１９ａが形成されるもので、一方，後者の
Ａｓのイオン注入は、低エネルギーで行なわれてイオン
の飛程が小さいために浅くしか入らないが、そのドーズ
量が多いことから不純物が高くされて、所期通りのｎ＋
型不純物層１７ａが形成される。

【００１５】従って、この場合，後述するように、後者
のイオン注入によって形成されるｎ＋型不純物層１７ａ
は、最終的に縦型構造のトランジスタにおけるドレイン
領域１７となり、前者のイオン注入によってのみ不純物
が到達し得る領域は、同様に、チャネル１８とｎ＋型ド
レイン領域１７との間のｎ−型不純物層１９となる。

【００１６】ついで、前記各層１９ａ，１７ａを順次に
形成した　ｐ型半導体基板１１上に対し、フォトリソグ
ラフィ技術によって縦型トランジスタを形成する領域以
外の部分にパターン化したレジスト（図示省略）を残し
た後、当該残されたレジストパターンをマスクに用い、
反応性イオンエッチングによって当該基板１１を、例え
ば、　１μｍ　程度の深さに選択的にエッチングして、
掘り込み溝２１を形成すると共に、引き続き、気相成長
法を用いて、当該掘り込み溝２１内にＳｉＯ２／Ｓｉ３
Ｎ４を堆積させ、かつこれを同様に、反応性イオンエッ
チングによって選択的に除去することで、掘り込み溝２
１の内壁面にＳｉＯ２／Ｓｉ３Ｎ４層２２を形成する（
図１（ｃ））。

【００１７】次に、前記ＳｉＯ２／Ｓｉ３Ｎ４層２２を
マスクに用い、再度，反応性イオンエッチングによって
前記掘り込み溝２１を、例えば、さらに、　１μｍ　程
度の深さに選択的に掘り下げた上で、同様に、ＳｉＯ２
／Ｓｉ３Ｎ４層２２を注入マスクに用い、当該掘り下げ
部分の側壁面に斜め方向からＰ　を高濃度にイオン注入
してｎ＋型ソース領域１６を形成する（図１（ｄ））。

【００１８】また、前記掘り込み溝２１における掘り下
げ部分の底部に　ｐ型の不純物，こゝでは、Ｂ（ボロン
）　をイオン注入して素子間分離のためのｐ−層２０を
形成し、かつこれらの表面上を乾燥酸素雰囲気中で熱酸
化処理して酸化膜１２を形成すると共に、再度，気相成
長法によりポリシリコンを埋め込んで埋め込み層１３を
形成させ、かつプラズマ処理などによって前記ＳｉＯ２
／Ｓｉ３Ｎ４層２２を除去し、さらに、当該ＳｉＯ２／
Ｓｉ３Ｎ４層２２の除去部分を乾燥酸素雰囲気中で熱酸
化処理してゲート酸化膜１５を形成させ、続いて、気相
成長法によるポリシリコンの堆積と、フォトリソグラフ
ィ技術によるレジストのパターニングと、それに、反応
性イオンエッチングとで、当該ゲート酸化膜１５上に選
択的にゲート電極１４を形成するのである（図１（ｅ）
）。

【００１９】しかして、その後，所定の処理を行なうこ
とにより、所期通りにドレイン領域１７とチャネル１８
との間にｎ−型不純物層１９を有するＬＤＤ構造を含ん
だ縦型構造トランジスタを極めて容易に構成し得るので
ある。

【００２０】

【発明の効果】以上詳述したように、この発明方法によ
れば、第１導電型の半導体基板に対して垂直な方向に掘
り込んだ掘り込み溝の内壁面にチャネルを有し、かつチ
ャネルの基板内部側に第２導電型の高濃度不純物層によ
るソース領域，基板主面部側にＬＤＤ構造用の第２導電
型の低濃度不純物層を介して第２導電型の高濃度不純物
層によるドレイン領域をそれぞれに形成し、また、チャ
ネル上にゲート酸化膜を介してゲート電極を形成したＬ
ＤＤ構造を含む縦型構造トランジスタの製造方法におい
て、第１導電型の半導体基板の主面に対し、第１の工程
で、低ドーズ量，高注入エネルギーによる第２導電型の
不純物をイオン注入して第１の第２導電型不純物層を形
成させ、引き続き、第２の工程で、第１の第２導電型不
純物層に重ねて、高ドーズ量，低注入エネルギーによる
第２導電型の不純物をイオン注入して第２の第２導電型
不純物層を形成させるようにしているために、次のよう
な効果がある。

【００２１】すなわち，前者の第１の工程における第２
導電型の不純物のイオン注入が、高エネルギーで行なわ
れることからイオンの飛程が大きく、その不純物イオン
が、後者の第２の工程における第２導電型の不純物のイ
オン注入よりも深く入るが、そのドーズ量が少ないので
不純物濃度が低くされて、得ようとするＬＤＤ構造用の
第２導電型の低濃度不純物層が形成されるのであり、一
方，第２の工程における第２導電型の不純物のイオン注
入が、低エネルギーで行なわれることからイオンの飛程
が小さくて浅くしか入らないが、そのドーズ量が多いの
で不純物濃度が高くされ、これによって第２導電型の高
濃度不純物層によるドレイン領域が形成されるもので、
この結果，以上のように、低ドーズ量，高注入エネルギ
ーによる第２導電型の不純物のイオン注入と、高ドーズ
量，低注入エネルギーによる第２導電型の不純物のイオ
ン注入とを組み合わせることで、所期通りに縦型構造ト
ランジスタに対しても、極めて容易にＬＤＤ構造を実現
でき、これによってこの種の縦型構造トランジスタにお
ける特性の改善，信頼性の向上，ならびに長寿命化が可
能になるなどの優れた特長が得られる。

【図面の簡単な説明】

【図１】（ａ）　ないし（ｅ）　はこの発明に係る半導
体装置の製造方法の一実施例を適用したＬＤＤ構造を含
む縦型構造トランジスタの主要な製造工程を順次模式的
に示すそれぞれに断面図である。

【図２】（ａ）　ないし（ｅ）　は従来例によるＬＤＤ
構造によるトランジスタの主要な製造工程を順次模式的
に示すそれぞれに断面図である。

【符号の説明】

１１　　　ｐ型半導体基板 １２　　酸化膜 １３　　ポリシリコン埋め込み層 １４　　ゲート電極 １５　　ゲート酸化膜 １６　　ｎ＋型ソース領域 １７　　ｎ＋型ドレイン領域 １８　　チャネル １９　　低濃度不純物層（ｎ−型不純物層）２０　　素
子間分離用ｐ−層 ２１　　掘り込み溝 ２２　　ＳｉＯ２／Ｓｉ３Ｎ４層

Claims (1)

【特許請求の範囲】
1. 【請求項１】　　第１導電型の半導体基板に対して垂直
   な方向に掘り込んだ掘り込み溝の内壁面にチャネルを有
   し、当該チャネルの基板内部側に第２導電型の高濃度不
   純物層によるソース領域，基板主面部側にＬＤＤ構造用
   の第２導電型の低濃度不純物層を介して第２導電型の高
   濃度不純物層によるドレイン領域をそれぞれに形成する
   と共に、前記チャネル上にゲート酸化膜を介してゲート
   電極を形成したＬＤＤ構造を含む縦型構造トランジスタ
   の製造方法であって、前記第１導電型の半導体基板の主
   面上に、まず最初に、低ドーズ量，高注入エネルギーに
   よる第２導電型の不純物をイオン注入して第１の第２導
   電型不純物層を形成する第１の工程と、引き続き、当該
   第１の第２導電型不純物層に重ねて、高ドーズ量，低注
   入エネルギーによる第２導電型の不純物をイオン注入し
   て第２の第２導電型不純物層を形成する第２の工程とを
   少なくとも備え、前者の第１の第２導電型不純物層によ
   って前記ＬＤＤ構造用の第２導電型の低濃度不純物層を
   形成させ、後者の第２の第２導電型不純物層によって前
   記第２導電型の高濃度不純物層によるドレイン領域を形
   成させ、第３の工程以後において、その他の構成要素の
   各部を順次に形成することを特徴とする半導体装置の製
   造方法。