JPH04288875A - 遅延回路装置 - Google Patents
遅延回路装置Info
- Publication number
- JPH04288875A JPH04288875A JP4975391A JP4975391A JPH04288875A JP H04288875 A JPH04288875 A JP H04288875A JP 4975391 A JP4975391 A JP 4975391A JP 4975391 A JP4975391 A JP 4975391A JP H04288875 A JPH04288875 A JP H04288875A
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- JP
- Japan
- Prior art keywords
- delay
- leaf cell
- circuit device
- output
- input
- Prior art date
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- Pending
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- Design And Manufacture Of Integrated Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】この発明は、マスタスライスＬＳ
Ｉにおいて、遅延素子を合成することによって、任意の
遅延値を持つ遅延回路装置に関するものである。
Ｉにおいて、遅延素子を合成することによって、任意の
遅延値を持つ遅延回路装置に関するものである。
【０００２】
【従来の技術】従来のマスタスライスＬＳＩでの遅延回
路装置はセルとして用意されており、遅延回路装置の種
類としては１〜４種類程度のものしかなかった。第３図
は従来の遅延回路装置を表す図である。図において１は
遅延素子、２は遅延素子１の入力ピン、３は遅延素子１
の出力ピン、４は回路素子、５は回路素子４の入力ピン
、６は回路素子４の出力ピン、７は出力ピン３と入力ピ
ン５を接続する配線である。
路装置はセルとして用意されており、遅延回路装置の種
類としては１〜４種類程度のものしかなかった。第３図
は従来の遅延回路装置を表す図である。図において１は
遅延素子、２は遅延素子１の入力ピン、３は遅延素子１
の出力ピン、４は回路素子、５は回路素子４の入力ピン
、６は回路素子４の出力ピン、７は出力ピン３と入力ピ
ン５を接続する配線である。
【０００３】従来の遅延素子は前期のように構成されて
おり、入力ピン２に入力された信号は遅延素子１で遅延
した後、出力ピン３から遅延値を持った信号として出力
する。出力ピン３から出た信号は、次段の回路素子へ配
線７を通過した後、入力ピン５を経て入る。
おり、入力ピン２に入力された信号は遅延素子１で遅延
した後、出力ピン３から遅延値を持った信号として出力
する。出力ピン３から出た信号は、次段の回路素子へ配
線７を通過した後、入力ピン５を経て入る。
【０００４】
【発明が解決しようとする課題】従来の遅延回路装置は
以上のように構成されているので、用意されている遅延
値を持つ遅延素子しか選択することができず、ユーザー
の必要とする遅延値に最適な遅延素子が存在しないとい
う問題点があった。また、遅延素子は、次段に接続され
ている回路素子による遅延値の変化や、配線による遅延
値の変化を受け、正確な遅延値を持つ遅延回路を提供す
ることができないという問題があった。
以上のように構成されているので、用意されている遅延
値を持つ遅延素子しか選択することができず、ユーザー
の必要とする遅延値に最適な遅延素子が存在しないとい
う問題点があった。また、遅延素子は、次段に接続され
ている回路素子による遅延値の変化や、配線による遅延
値の変化を受け、正確な遅延値を持つ遅延回路を提供す
ることができないという問題があった。
【０００５】この発明は上記のような問題点を解消する
ためになされたもので、ユーザーが所望する最適な遅延
値を持つ遅延回路装置を得ることを目的とする。
ためになされたもので、ユーザーが所望する最適な遅延
値を持つ遅延回路装置を得ることを目的とする。
【０００６】
【課題を解決するための手段】この発明に係る遅延回路
装置は、一つまたは複数の固定遅延を持つ遅延素子と、
前期遅延素子を一つまたは複数用いて合成したものであ
る。
装置は、一つまたは複数の固定遅延を持つ遅延素子と、
前期遅延素子を一つまたは複数用いて合成したものであ
る。
【０００７】
【作用】この発明における遅延回路装置は、固定遅延値
を持つ遅延素子を合成することにより、任意の遅延値を
持つ。
を持つ遅延素子を合成することにより、任意の遅延値を
持つ。
【０００８】
【実施例】実施例１．以下、この発明の一実施例を図に
ついて説明する。図１においては、遅延値ｔｉ を持つ
入力用リーフセル１と、遅延値ｔｏを持つ出力用リーフ
セル２ではさみこんでいる固定遅延値ｔを持つ単位遅延
リーフセル３ａ，３ｂ，３ｃで構成している。
ついて説明する。図１においては、遅延値ｔｉ を持つ
入力用リーフセル１と、遅延値ｔｏを持つ出力用リーフ
セル２ではさみこんでいる固定遅延値ｔを持つ単位遅延
リーフセル３ａ，３ｂ，３ｃで構成している。
【０００９】図２は前期図１のレイアウト上での構成図
である。ここで４は入力用リーフセル１の入力ピン部分
、５は入力用リーフセル１の出力ピン部分、６は出力用
リーフセル２の入力ピン部分、７は出力用リーフセル２
の出力ピン部分、３ａｉ は出力ピン部分５と接続して
いる単位遅延リーフセル３ａの入力ピン部分、３ａｏ
は単位遅延リーフセル３ａの出力ピン部分、３ｂｉ は
出力ピン部分３ａｏ と接続している単位遅延リーフセ
ル３ｂの入力ピン部分、３ｂｏ は単位遅延リーフセル
３ｂの出力ピン部分、３ｃｉ は出力ピン３ｂｏ と接
続している単位遅延リーフセル３ｃの入力ピン部分、３
ｃｏ は入力ピン６と接続している単位遅延リーフセル
３ｃの出力ピン部分である。
である。ここで４は入力用リーフセル１の入力ピン部分
、５は入力用リーフセル１の出力ピン部分、６は出力用
リーフセル２の入力ピン部分、７は出力用リーフセル２
の出力ピン部分、３ａｉ は出力ピン部分５と接続して
いる単位遅延リーフセル３ａの入力ピン部分、３ａｏ
は単位遅延リーフセル３ａの出力ピン部分、３ｂｉ は
出力ピン部分３ａｏ と接続している単位遅延リーフセ
ル３ｂの入力ピン部分、３ｂｏ は単位遅延リーフセル
３ｂの出力ピン部分、３ｃｉ は出力ピン３ｂｏ と接
続している単位遅延リーフセル３ｃの入力ピン部分、３
ｃｏ は入力ピン６と接続している単位遅延リーフセル
３ｃの出力ピン部分である。
【００１０】ここでこの実施例について説明する。第１
図において、ユーザーの所望する遅延値（Ｔ）をパラメ
ータとして遅延回路を合成する時、ここでは、前段から
の影響を次段におよぼさず自身は固定遅延ｔｉ を持つ
入力用リーフセル１と、次段の影響を前段に及ぼさず、
自身は固定遅延ｔｏ をもつ出力用リーフセル２を用意
し、単位遅延リーフセル３ａ，３ｂ，３ｃは前期入力用
リーフセル１、出力用リーフセル２の間に置くものとす
る。 この時遅延値（Ｔ）の決定には、単位遅延リーフセル３
ａ，３ｂ，３ｃのそれぞれの遅延値をｔａ ，ｔｂ ，
ｔｃ とすると、Ｔ＝ｔｉ ＋ｔａ ＋ｔｂ ＋ｔｃ
＋ｔｏ を満たすようなｔａ ，ｔｂ ，ｔｃ を持つ
単位遅延リーフセルを合成する。
図において、ユーザーの所望する遅延値（Ｔ）をパラメ
ータとして遅延回路を合成する時、ここでは、前段から
の影響を次段におよぼさず自身は固定遅延ｔｉ を持つ
入力用リーフセル１と、次段の影響を前段に及ぼさず、
自身は固定遅延ｔｏ をもつ出力用リーフセル２を用意
し、単位遅延リーフセル３ａ，３ｂ，３ｃは前期入力用
リーフセル１、出力用リーフセル２の間に置くものとす
る。 この時遅延値（Ｔ）の決定には、単位遅延リーフセル３
ａ，３ｂ，３ｃのそれぞれの遅延値をｔａ ，ｔｂ ，
ｔｃ とすると、Ｔ＝ｔｉ ＋ｔａ ＋ｔｂ ＋ｔｃ
＋ｔｏ を満たすようなｔａ ，ｔｂ ，ｔｃ を持つ
単位遅延リーフセルを合成する。
【００１１】次に第２図において、入力用リーフセル１
、出力用リーフセル２、単位遅延リーフセル３はそれぞ
れ、入力ピン部分から出力ピン部分までの間の遅延値は
固定の遅延値を持っており、これら入力用リーフセル１
、出力用リーフセル２、単位遅延リーフセル３ａ，３ｂ
，３ｃは、入力ピン部分、出力ピン部分で互いに接続す
ることにより、各リーフセル間の配線による遅延をなく
すことができる。またこのようにレイアウト上で各リー
フセルの入力ピン部分、出力ピン部分を接続することで
、遅延回路を合成する際に、次段に接続される遅延素子
の遅延値を確実に計算することができる。
、出力用リーフセル２、単位遅延リーフセル３はそれぞ
れ、入力ピン部分から出力ピン部分までの間の遅延値は
固定の遅延値を持っており、これら入力用リーフセル１
、出力用リーフセル２、単位遅延リーフセル３ａ，３ｂ
，３ｃは、入力ピン部分、出力ピン部分で互いに接続す
ることにより、各リーフセル間の配線による遅延をなく
すことができる。またこのようにレイアウト上で各リー
フセルの入力ピン部分、出力ピン部分を接続することで
、遅延回路を合成する際に、次段に接続される遅延素子
の遅延値を確実に計算することができる。
【００１２】以上のことからこの実施例では、ユーザー
の所望の遅延値に対して、用意されている複数の単位遅
延リーフセルの中から、Ｔ＝ｔｉ ＋ｔｏ ＋ｔａ ＋
ｔｂ ＋ｔｃ に見合う単位遅延リーフセルを選び出し
、合成することによって、遅延回路装置を得ることがで
きる。
の所望の遅延値に対して、用意されている複数の単位遅
延リーフセルの中から、Ｔ＝ｔｉ ＋ｔｏ ＋ｔａ ＋
ｔｂ ＋ｔｃ に見合う単位遅延リーフセルを選び出し
、合成することによって、遅延回路装置を得ることがで
きる。
【００１３】
【発明の効果】以上のように、この発明によれば、遅延
回路装置を単位遅延リーフセルを合成することによって
、構成したので、ユーザーの所望する最適な遅延値を持
つ遅延回路が得られるという効果がある。
回路装置を単位遅延リーフセルを合成することによって
、構成したので、ユーザーの所望する最適な遅延値を持
つ遅延回路が得られるという効果がある。
【図面の簡単な説明】
【図１】この発明の一実施例による遅延回路装置を示す
図である。
図である。
【図２】この発明の一実施例による遅延回路装置での図
１のレイアウト上での構成を示す図である。
１のレイアウト上での構成を示す図である。
【図３】従来の遅延回路装置を示す図である。
１ 入力用リーフセル
２ 出力用リーフセル
３ａ 単位遅延用リーフセル
３ｂ 単位遅延用リーフセル
３ｃ 単位遅延用リーフセル
Claims (1)
- 【請求項１】 １つまたは複数の固定遅延を持つ遅延
素子と、前期遅延素子を１つまたは複数用いて合成した
遅延回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4975391A JPH04288875A (ja) | 1991-03-14 | 1991-03-14 | 遅延回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4975391A JPH04288875A (ja) | 1991-03-14 | 1991-03-14 | 遅延回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04288875A true JPH04288875A (ja) | 1992-10-13 |
Family
ID=12839946
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4975391A Pending JPH04288875A (ja) | 1991-03-14 | 1991-03-14 | 遅延回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04288875A (ja) |
-
1991
- 1991-03-14 JP JP4975391A patent/JPH04288875A/ja active Pending
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