JPH04290310A - アナログ・デジタルコンバータ - Google Patents

アナログ・デジタルコンバータ

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JPH04290310A
JPH04290310A JP3054910A JP5491091A JPH04290310A JP H04290310 A JPH04290310 A JP H04290310A JP 3054910 A JP3054910 A JP 3054910A JP 5491091 A JP5491091 A JP 5491091A JP H04290310 A JPH04290310 A JP H04290310A
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JP
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JP3054910A
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English (en)
Inventor
Keizo Inukai
犬飼　慶三
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Fujitsu VLSI Ltd
Fujitsu Ltd
Original Assignee
Fujitsu VLSI Ltd
Fujitsu Ltd
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Publication date
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  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、アナログ・デジタルコ
ンバータに関し、特に詳しくは高速演算処理に対応しえ
るアナログ・デジタルコンバータに関するものである。
【０００２】
【従来の技術】アナログ・デジタルコンバータ（以下Ａ
／Ｄコンバータと略称する）は自然界に多く存在する物
理量であるアナログ値と計算器が取り扱う物理量である
デジタル値をインターフェースする為に重要な技術であ
り、そのＡ／Ｄコンバータの変換方式には、フラッシュ
型、逐次比較型、及び積分型に３種類の型に大別される
。
【０００３】係る変換方式の中で、マイクロコントロー
ラに内蔵されて使用される逐次比較型Ａ／Ｄコンバータ
に関しては、近年その技術進歩は目ざましいものがある
。係る逐次比較型Ａ／Ｄコンバータは、一般的には、重
み付けをした容量を使用したチャージ─リディストリビ
ューション方式（Ｃｈａｒｇｅ−Ｒｅｄｉｓｔｒｉｂｕ
ｔｉｏｎ　）　を一部或いは全部に使用する事により１
０ビット精度、１０μｓ前後のＡ／Ｄ変換時間をコスト
パフォーマンス良く高精度を得る様になって来たが、該
チャージ─リディストリビューション方式では精度を上
げる為に容量を大きくすると入力抵抗に対して負荷が重
くなり、高速化を考える場合に問題となっている。
【０００４】又、従来のチャージ─リディストリビュー
ション方式を使用した逐次比較型Ａ／Ｄコンバータでは
、高速化を実現する場合にサンプリング時間が特に問題
となり、通常は該サンプリング時間が短くなる様に設計
する。そのため、一般的には、入力抵抗を下げたり、容
量値を減らしたりして、高速化を実現しようとして来て
いる。
【０００５】然かしながら、入力抵抗を低下させ過ぎる
とノイズの問題が発生し、又容量値を減らそうとすると
、精度が低下すると言う問題が発生するので、係るＡ／
Ｄコンバータに於いて高速化と高精度化を同時に実現す
る事は困難と見られて来ている。
【０００６】
【発明が解決しようとする課題】本発明の目的は、係る
従来の欠点を改良し、Ａ／Ｄコンバータに於ける高速化
、高精度化を簡単な構成により容易に実現しえるＡ／Ｄ
コンバータを提供するものである。
【０００７】
【課題を解決するための手段】本発明は上記した目的を
達成するため、以下に記載されたような技術構成を採用
するものである。即ち、アナログ情報入力手段、アナロ
グ・デジタル変換回路、該アナログ・デジタル変換回路
の制御手段とから構成されており、且つ該制御手段には
、サンプリング時間制御回路とビット変換時間制御回路
とが含まれているアナログ・デジタルコンバータである
。
【０００８】
【作用】本発明に於いては、従来に於ける技術上の問題
点を検討した結果、従来に於ける当該Ａ／Ｄコンバータ
回路に於いてはクロック周波数を上げても比較的変換時
間には余裕がある事に着目し、サンプリング時間とビッ
ト変換時間とを独立に変更出来る様に構成し、特にクロ
ック周波数を上げた場合にはＡ／Ｄ変換時間を短縮し、
一方該サンプリング時間を長くする様にしてその両者の
時間比を調整する事によって、従来の問題を解決し、高
速処理化、高精度化を達成する事を見出したものである
。
【０００９】即ち、本発明においては、高速演算処理時
においてはＡ／Ｄ変換時間を少なくし、それにより生じ
た余裕の時間をサンプリング時間に廻してその不足時間
をカバーする様にしたものである。
【００１０】
【実施例】以下に、本発明に係るＡ／Ｄコンバータの具
体例を図面を参照しながら詳細に説明する。尚、本発明
に於いてアナログ・デジタルコンバータのＡ／Ｄ変換時
間とは、サンプリング時間とビット変換時間（即ち、１
ビット当たりの変換時間ｔ×ビット数ｎ）の和で表され
る。
【００１１】図１は、本発明に係るＡ／Ｄコンバータの
原理を説明する図であり、又本発明に係るＡ／Ｄコンバ
ータの一具体例を示す図である。図１から明らかな様に
、本発明に係るアナログ・デジタルコンバータ１はアナ
ログ情報入力手段２、アナログ・デジタル変換回路３、
該アナログ・デジタル変換時間の制御手段４及び制御ク
ロック入力手段８、データレジスタ手段７とから構成さ
れており、且つ該制御手段４には、サンプリング時間制
御回路５とビット変換時間制御回路６とが含まれている
ものである。
【００１２】本発明に於けるアナログ・デジタルコンバ
ータ１に於ける該制御手段４は該アナログ・デジタルコ
ンバータ１外に設けられたマイクロコンピュータ等から
なる適宜の制御手段９の情報に従って制御されるもので
あることが好ましい。本発明に係るアナログ・デジタル
変換回路３のサンプリング時間とビット変換時間（１ビ
ット当たりの変換時間ｔ×ビット数ｎ）とは該サンプリ
ング時間制御回路５とビット変換時間制御回路６とによ
って個別に且つ任意に変更しえるように制御されるもの
である。
【００１３】その為、本発明に係る該サンプリング時間
制御回路５とビット変換時間制御回路６は、例えば複数
段階に周波数を切り換え出来る適宜の分周機能或いは逓
倍機能を有する回路を内蔵しているもので構成されてい
る事が好ましい。従って、本発明に於いては、ユーザー
の要請により、又ハード的要求によって、現在使用して
いる周波数を変更する必要が生じた場合には、現在設定
されている標準のサンプリング及びビット変換時間（標
準的にはサンプリング及びビット変換時間は同一のもの
を使用している。）を変更する必要があり、該マイクロ
コンピュータ等からなる適宜の制御手段９の情報に従っ
て、該制御手段４を作動させて現在使用している標準の
サンプリング及びビット変換時間の何れか、或いは両者
を変化させ、両者の配分比率を変更するものである。
【００１４】従って、本発明に於いては、必要に応じて
サンプリング時間とビット変換時間を合算したアナログ
・デジタル変換時間は変化しうるが、基本的には、使用
されるハードウェアで決定される分解能以上に短縮する
事は不可能である。図２に本発明に係るＡ／Ｄコンバー
タの他の具体例を示す。図２に於けるＡ／Ｄコンバータ
１に於いては、Ａ／Ｄ変換回路３に、Ａ／Ｄコンバータ
としては一般的である逐次比較型のＡ／Ｄ変換回路を使
用する場合を想定したもので有って、制御手段４には、
標準的サンプリング時間（ノーマルサンプリング）設定
手段５１と該標準的サンプリング時間の２倍のサンプリ
ング時間を設定する２倍分周時間設定手段５２とを含ん
でいるサンプリング時間制御回路５と、標準的ビット変
換時間設定手段６１と該標準的ビット変換時間（ノーマ
ルビット変換時間）の１／２倍のビット変換時間を設定
する１／２倍分周時間設定手段６２とを含んでいるビッ
ト変換時間制御回路６とが設けられており、それぞれの
手段を切り換えるスイッチング手段１０がマイクロコン
ピュータ等からなる適宜の制御手段９と接続され、該制
御手段９の情報に従ってスイッチング操作を実行し、所
定の設定手段を選択する。
【００１５】例えば、今標準的周波数を用いて、該標準
的サンプリング時間設定手段５１と標準的ビット変換時
間設定手段６１と使用してビット変換を実行していた時
に、周波数を倍にして処理する必要が生じた場合には、
該制御手段９の情報に従って該スイッチング手段１０に
於いて、サンプリング時間に該当する時間帯に於いては
該サンプリング時間制御回路５における標準的サンプリ
ング時間設定手段５１を２倍分周時間設定手段５２に切
り換えると共に、ビット変換時間に該当する時間帯に於
いては該ビット変換時間制御回路６に於ける標準的ビッ
ト変換時間設定手段６１を１／２倍分周時間設定手段６
２に切り換える様に制御するものである。
【００１６】一方、本具体例に於いては、上記の制御手
段４のそれぞれの制御回路５、６から出力される制御信
号は適宜のタイミング制御回路１１を介してＡ／Ｄ変換
回路３に入力される。つまり、該タイミング制御回路１
１は前記制御段４からの出力情報に従って、サンプリン
グ時間と変換時間とを選択し、ビット変換時間帯におい
ては、各ビット毎に比較変換する為に、該Ａ／Ｄ変換回
路３内に設けた比較回路を順次にシフトさせる機能を有
するものである。
【００１７】係る操作によって、通常の方法においては
、周波数が高くなるとサンプリング時間が不足して、充
分なサンプリング時間を取る事が出来なかったが、本具
体例に於いては、サンプリング時間は、従来の処理と同
様に充分取る事が出来ると共に変換時間も場合によって
は短くしえるので全体の変換処理時間を短縮する事も可
能となる。
【００１８】図３に、本具体例を用いた変換効果に付い
て説明する。図３は周波数ｆが８ＭＨｚで、１０ビット
のデータをＡ／Ｄ変換する場合の例を想定する。従来に
於いては図３（Ａ）に示す様に、サンプリング時間が４
μｓであったとし、ビット変換時間が０．５μｓ／ビッ
トとして今は１ビット当たり２μｓの時間で変換処理を
実行しているものとすると、２４μｓが変換処理時間の
最大能力となる。
【００１９】一方、高速化演算処理を行う場合として、
周波数ｆを従来の２倍の１６ＭＨｚにすると、従来に於
いては図３（Ｂ）に示す様に、係るＡ／Ｄコンバータの
サンプリング時間が２μｓとなり２μｓサンプリング時
間として不足する事になるので、総変換時間は１２μｓ
となるが、該Ａ／Ｄコンバータは十分作動しなくなる。
【００２０】しかしながら、本具体例に於いては、該サ
ンプリング時間とビット変換時間とを固定化しておらず
、互いに可変しえる構成を採用しているので、仮に周波
数ｆを１６ＭＨｚにした場合には、ビット変換時間を０
．５μｓまで減少させても演算処理に余裕があるので、
その余裕のでた時間をサンプリング時間に付加させる為
に、該サンプリング制御回路５に於いて２倍分周時間設
定手段５２を使用し且つ該ビット変換制御回路６に於い
ては１／２倍分周時間設定手段６２に切り換えて使用す
る事によって、当該サンプリング時間を図３（Ｃ）に示
す様に、従来の演算速度に於いて必要とされた４μｓに
維持させる事が出来る。
【００２１】その他、本発明に於いては、Ａ／Ｄ変換処
理時間を９μｓに短縮させても何ら問題を発生しないの
で、従来に於ける高速化処理を実行する場合に必要とさ
れた１２μｓを更に下回るＡ／Ｄ変換時間で演算処理を
実行する事が可能となるので、当該Ａ／Ｄコンバータの
処理能力を向上させる事が出来る。つまり、本発明に於
いては、該制御手段４に設けたサンプリング制御回路５
とビット変換制御回路６に複数段の分周／逓倍手段を設
けておき、該制御手段９からの制御情報に基づいてそれ
ぞれ適宜の分周／逓倍手段を選択して使用することによ
って、任意のサンプリング時間と変換時間を設定する事
が出来る。
【００２２】図４に、本具体例に使用される逐次比較型
Ａ／Ｄ変換回路の一例を示しておくが、本発明が係るＡ
／Ｄ変換回路に限定されるものではなく、前記した様な
公知のＡ／Ｄコンバータで有れば如何なるものでも使用
しえるものである事は言うまでもない。図４はチャージ
リディストリビューション式１０ビット逐次比較型Ａ／
Ｄ変換回路３０の例を示すものである。
【００２３】即ち、該Ａ／Ｄ変換回路３０は、１０ビッ
トのそれぞれに対応するコンデンサＣとサンプリング入
力端子ＳＰ、アナログ基準電圧端子ＡＶＲ及び接地端子
ＡＶＳＳと該各端子を選択するスイッチＳＷとから構成
された変換ユニット４０から構成されるものであり、係
る変換ユニット４０が４０１から４１１迄配置されてい
る。
【００２４】そして、各変換ユニット４０１から４１１
の各スイッチＳＷ１乃至ＳＷ１１は図２に示すタイミン
グ制御回路１１に対応するタイミングコントローラ１１
０がマイクロコンピュータ等の制御手段９からの情報に
応答して作動する制御手段４の制御出力を受けて駆動さ
れる事により順次切り換えられる。そして、各ビット毎
に該コンデンサＣの容量を異にしており、例えば、ＭＳ
Ｂビットに対応する変換ユニット４０１に於けるコンデ
ンサの容量は、例えば単位当たりの容量をＣとすると、
その５１２倍の５１２Ｃと設定し、又次のビット８に対
応する変換ユニット４０２に於けるコンデンサの容量は
、例えば２５６Ｃと設定すると言うように、各変換ユニ
ット４０１乃至４１１に於けるコンデンサの容量を順次
１／２となる様に設定して各ビットに於ける変換に重み
付けを行わせるものである。
【００２５】そして、サンプリングされたアナログ情報
がアナログ入力ポート８から入力されると先ず該スイッ
チＳＷ１乃至ＳＷ１１は全てサンプリング入力端子ＳＰ
側に接続され、入力アナログデータを各変換ユニットの
コンデンサＣ１乃至Ｃ１１にチャージさせ、その後一旦
該スイッチＳＷ１乃至ＳＷ１１の全てを接地端子ＡＶＳ
Ｓ側に落とし、次いで該スイッチＳＷ１乃至ＳＷ１１を
順次に該タイミングコントローラ１１０の作動により、
各変換ユニット４０１乃至４１１のそれぞれのアナログ
基準電圧端子ＡＶＲと逐次接続させ、入力されたアナロ
グデータの電圧に基づいて各変換ユニット４０１乃至４
１１のそれぞれのコンデンサに充電されている電荷と該
アナログ基準電圧とを比較器６０で比較し、該コンデン
サの充電電圧が該アナログ基準電圧より大きい場合には
、当該スイッチＳＷ１を該アナログ基準電圧端子と接続
させたままとし、逆の場合には当該スイッチＳＷ１を該
接地端子ＡＶＳＳと接続させる事により、当該ビットの
ディジタル値を１か０に設定する。
【００２６】係る要領でビット制御回路７２を介してそ
れ以下のビットに対して逐次比較判定してゆき、全ビッ
トに付いて比較して当該アナログデータをディジタル化
して逐次比較制御回路７１を介して適宜のデータレジス
タ７０に記憶させる。本具体例では、１１のビットの内
の一つをサンプリング時間に割り当てるものである。
【００２７】本発明に於いては、上記した様にＡ／Ｄ変
換処理に於ける高速化を図るに際し、サンプリング時間
が不足した場合には、処理時間に比較的余裕のあるＡ／
Ｄ変換時間の少なくとも一部を減らして、当該サンプリ
ング時間に回し、サンプリング時間を必要な時間延ばす
事により高速化を実現するものである。本発明に於ける
係る各処理時間の配分率は適宜に決定する事が出来る。
【００２８】又本発明に於ける該処理時間の配分率を決
定する回路手段としては、特に限定されるものでは無い
が、例えばＡ／Ｄ制御レジスタを用いて設定する事が可
能である。尚、本発明に係るＡ／Ｄコンバータに於ける
制御手段４は、マイクロコンピュータ等に設けられた図
５に示す様な制御レジスタにおいて、例えばビット６に
１をたてると、該サンプリング時間とビット変換時間の
配分比率を変えると定義しておくことにより実行するこ
とが出来る。
【００２９】又、上記の具体例に於いては、該サンプリ
ング時間とビット変換時間との配分比率を変える例を示
したが、本発明に於いては、各ビット毎に変換時間を変
化させる事も可能である。例えば、最上位ビット（ＭＳ
Ｂ）、ビット８及びビット７は一般的に他のビットに比
べて付加が大きいので、変換比率を標準のビット変換時
間の３／４とするか、或いはそのままにしておき、ビッ
ト６以下最下位ビット迄の変換時間を標準の変換時間の
１／２とする様に設定する事も出来る。
【００３０】次に、本発明に係るＡ／Ｄコンバータの他
の具体例を以下に説明する。図６は、本発明に係るＡ／
Ｄコンバータの他の具体例を示すブロック図である。つ
まり、本具体例に於いては、マイクロコンピュータの制
御によってサンプリング時間とビット変換時間とを任意
に変更し設定する事が出来る構成としたものである。
【００３１】本具体例の回路構成は、マイクロコンピュ
ータ等から構成される制御手段９、該制御手段９からの
出力を受け、且つＡ／Ｄ変換制御用のクロックが入力さ
れるＡ／Ｄ制御レジスタ２０、該Ａ／Ｄ制御レジスタ２
０の出力を受けると共にＡ／Ｄ変換制御用のクロックが
入力されるサンプリング／ビット変換制御レジスタ２１
、該サンプリング／ビット変換制御レジスタ２１の出力
とＡ／Ｄ変換制御用のクロックが入力される１／ｎ倍か
らｎ倍迄複数段の分周機能を有する分周回路２２１乃至
２２ｎが設けられたサンプリング／ビット変換時間制御
回路２２、Ａ／Ｄ変換回路３びカウンタ８０とから構成
されているものである。
【００３２】即ち、本具体例に於いては、前記した具体
例に比べてサンプリング時間／変換時間制御回路が一体
化されており、サンプリング時間の変更もビット変換時
間の変更も同一のサンプリング／ビット変換時間制御回
路２２を使用して実行する様に構成されている。本具体
例では、Ａ／Ｄ制御レジスタ２０はサンプリング時間及
びＡ／Ｄ変換時間の任意設定を行うか否かを設定し、起
動をかけるレジスタであり、図７（Ａ）に例示する様に
８ビットで構成されたレジスタに於いて例えばビット６
に１をたてておくと該サンプリング時間と変換時間とを
任意に設定しえるモードとなる様に定義しておく。
【００３３】又、サンプリング／ビット変換制御レジス
タ２１は、所望のサンプリング時間やビット変換時間を
設定する為のレジスタであり、図７（Ｂ）にはサンプリ
ング制御レジスタの例を示してある。つまり、該サンプ
リング制御レジスタに８ビットを使用して任意のサンプ
リング時間を設定する事が出来る。
【００３４】原理的には２８　＝　　２５６通りの異な
るサンプリング時間を設定する事が可能であるが、現実
的には、ハードウェアとの兼ね合いがあり、多くても１
０通り程度が限度と考えられる。又、係るレジスタに記
憶されたサンプリング時間に係る情報により、該サンプ
リング／ビット変換時間制御回路２２内の所定の分周回
路２２１乃至２２ｎの内の一つが選択されサンプリング
時間の設定を実行する事になる。
【００３５】一方、ビット変換時間の変更に関しても、
図７（Ｃ）に示す様に、８ビットのそれぞれに対応して
ビット変換時間制御レジスタ１乃至７が設けられており
、それぞれのビットに付いて原理的には２８　＝　　２
５６通りの異なるビット変換時間を任意に設定する事が
可能である。即ち、本具体例に於いては、ビット毎に別
々の異なるビット変換時間を任意に設定する事が可能で
ある。
【００３６】該ビット変換時間の変更に際しては、該レ
ジスタのそれぞれに記憶された変換時間情報に基づき該
サンプリング／変換時間制御回路２２内の所定の分周回
路２２１乃至２２ｎの内の一つが選択されビット変換時
間の変更設定を実行する事になる。その為、本具体例に
於いては、該サンプリング／変換制御レジスタ２１とサ
ンプリング／変換時間制御回路２２との間に適宜のスイ
ッチング手段１１が配設されている。
【００３７】又、本具体例に於いては、９回の所定のス
イッチの選択を行えるような構成を採用する事が前提と
なっているが、そのうちの１回をサンプリング時間に他
の８回をビット変換時間に割り当てている。尚、本具体
例に於けるＡ／Ｄ変換回路３は図３で説明した前記した
具体例で使用されたものと同一のもので良い。
【００３８】更に、本具体例に於いては、特にカウンタ
８０を使用するものであるが、該カウンタ８０は、１ビ
ットの変換サイクルの１サイクルをカウントしてフィー
ドバックを掛けるものである。即ち、９回の所定のスイ
ッチ選択を行えるような構成に於いては、サンプリング
回数１回＋１ビット変換サイクル８回＝９回の変換操作
でＡ／Ｄ変換が終了する為、その変換回数をカウントし
ておき９回カウントアップすると終了フラグをたて、又
未だ９回までカウントしていない場合には、未変換ビッ
トが存在すると言うフラグをたてて、該サンプリング／
変換制御レジスタ２１にフィードバックする。
【００３９】尚、本具体例に於ける該カウンター８０は
、９回の所定のスイッチの選択と行えるような構成を採
用しているので、予め該カウンタのセットアップ値を９
に固定しているが、ユーザーによっては例えば６回の１
ビット変換サイクルでＡ／Ｄ変換を終了させて、もっと
変換時間を短くして欲しいとの要求がでる場合があり、
従来では、デジタル出力が６ビット構成の専用のＡ／Ｄ
コンバータのものに取り替えるか、もしデジタル出力が
６ビット構成のものが無い場合には新たに作り直す必要
があり、経済的面を考慮するとデジタル出力が８ビット
構成のＡ／Ｄコンバータをそのまま使用せざるを得ない
状況に有った。
【００４０】その為、オーバースペックとなる危険が存
在していたが、本発明に於いては、係る場合に、当該Ａ
／Ｄコンバータが高分解能のＡ／Ｄ変換回路３を搭載し
ている場合には、図６に示すＡ／Ｄコンバータ１を用い
且つ該カウンター８０の設定値を７と設定出来るような
可変しえる構成としておく事によって、６回の１ビット
変換サイクルを持つ構成のデータのＡ／Ｄコンバータと
して使用する事が可能となる。
【００４１】その為、変換速度も早くなると言う利点も
出てくる。
【００４２】
【発明の効果】本発明に於いてはＡ／Ｄコンバータに於
ける高速化、高精度化を簡単な構成により容易に実現し
えるＡ／Ｄコンバータを得る事が可能となる。又、本発
明に於いてはユーザーがマイクロコンピュータの高速化
を要求してきた場合にでもＡ／Ｄ変換精度に左右される
事がなくなり迅速な対応が出来、又一つのＡ／Ｄコンバ
ータで広範囲な変換条件に対応する事が出来るのでコス
ト低下に寄与する他、高速化に対する自由度が大きい。
【００４３】更に、本発明においてはＡ／Ｄコンバータ
の変換時間が広範囲に変化させうるので製品の寿命も長
くなる。
【図面の簡単な説明】
【図１】図１は、本発明に係るＡ／Ｄコンバータの原理
説明図であり又本発明に係るＡ／Ｄコンバータの一具体
例を示すブロック図である。
【図２】図２は、本発明に係るＡ／Ｄコンバータの一具
体例を示す図である。
【図３】図３は、本発明に係るＡ／Ｄコンバータを使用
した場合の変換効果を説明する図である。
【図４】図４は、本発明に係るＡ／Ｄコンバータに使用
されるＡ／Ｄ変換回路の例を示す図である。
【図５】図５は、本発明に於ける制御レジスタの構成例
を示す図である。
【図６】図６は、本発明に係るＡ／Ｄコンバータの他の
具体例を示す図である。
【図７】図７は、図６に示すＡ／Ｄコンバータの具体例
に於いて使用される各レジスタの構成例を示す図である
。
【符号の説明】
１…Ａ／Ｄコンバータ ２…アナログ入力端子 ３…Ａ／Ｄ変換回路（逐次比較制御、Ａ／Ｄコンバータ
（容量）、コンパレータ、データレジスタを含む）４…
Ａ／Ｄ変換時間制御手段 ５…サンプリング時間制御回路 ６…ビット変換時間制御回路 ７、７０…データレジスタ ８…制御クロック入力端子 ９…制御手段、マイクロコンピュータ １０…スイッチング手段 １１…タイミングコントロール手段 ２０…Ａ／Ｄ制御レジスタ ２１…サンプリング／ビット変換制御レジスタ２２…サ
ンプリング／ビット変換時間制御回路２２１乃至２２ｎ
…分周回路 ３０…逐次比較型Ａ／Ｄ変換回路 ４０…変換ユニット ６０…比較手段 ８０…カウンタ８０

Claims (4)

    【特許請求の範囲】
  1. 【請求項１】　　アナログ情報入力手段、アナログ・デ
    ジタル変換回路、該アナログ・デジタル変換回路の制御
    手段とから構成されており、且つ該制御手段には、サン
    プリング時間制御回路とビット変換時間制御回路とが含
    まれている事を特徴とするアナログ・デジタルコンバー
    タ。
  2. 【請求項２】　　該アナログ・デジタル変換回路に於け
    るサンプリング時間とビット変換時間とは該サンプリン
    グ時間制御回路とビット変換時間制御回路とによって個
    別に制御される様に構成されている事を特徴とする請求
    項１記載のアナログ・デジタルコンバータ。
  3. 【請求項３】　　該アナログ・デジタル変換回路に於け
    るサンプリング時間とビット変換時間とは該サンプリン
    グ時間制御回路とビット変換時間制御回路とによって個
    別にそれぞれの時間が変更される様に構成されている事
    を特徴とする請求項２記載のアナログ・デジタルコンバ
    ータ。
  4. 【請求項４】　　該サンプリング時間制御回路とビット
    変換時間制御回路は、適宜の分周機能或いは逓倍機能を
    有するもので構成されている事を特徴とする請求項２乃
    至３記載のアナログ・デジタルコンバータ。
JP3054910A 1991-03-19 1991-03-19 アナログ・デジタルコンバータ Pending JPH04290310A (ja)

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