JPH04290471A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH04290471A JPH04290471A JP3054625A JP5462591A JPH04290471A JP H04290471 A JPH04290471 A JP H04290471A JP 3054625 A JP3054625 A JP 3054625A JP 5462591 A JP5462591 A JP 5462591A JP H04290471 A JPH04290471 A JP H04290471A
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- oxide film
- film
- oxidation
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- Element Separation (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、ＭＯＳ（Ｍｅｔｅｌ
Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ ）トランジ
スタ構造を有する半導体装置の製造方法に関するもので
ある。
Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ ）トランジ
スタ構造を有する半導体装置の製造方法に関するもので
ある。
【０００２】
【従来の技術】素子分離技術としてＬＯＣＯＳ（Ｌｏｃ
ａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）法
が広く知られている。このような素子では、ＬＯＣＯＳ
法で形成された厚いフィールド酸化膜の下側にチャネル
ストップ層が形成されている。
ａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）法
が広く知られている。このような素子では、ＬＯＣＯＳ
法で形成された厚いフィールド酸化膜の下側にチャネル
ストップ層が形成されている。
【０００３】図４は、そのＬＯＣＯＳ法を用いた場合の
、ＮＭＯＳトランジスタ構造を形成する工程別素子断面
図である。ＮＭＯＳトランジスタ構造を囲むフィールド
酸化膜２を形成する際には、ｐ−Ｓｉ基板１の活性領域
４の表面を、シリコンナイトライド（Ｓｉ３ Ｎ４ ）
膜３で覆っておく（同図（ａ）図示）。このＳｉ３ Ｎ
４ 膜３をマスクとして利用することによって、ｐ型チ
ャネルストップ層５を形成するためのイオンの選択拡散
を可能にし、同時に、活性領域での酸化膜の形成を防止
することができる（同図（ｂ）図示）。さらにフィール
ド酸化膜２を生成後、Ｓｉ３ Ｎ４薄膜３を除去してゲ
ート電極（Ｇ）等を形成することにより、 同図（ｃ
）に示されるＮＭＯＳトランジスタ構造を有する半導体
装置を得ることができる。
、ＮＭＯＳトランジスタ構造を形成する工程別素子断面
図である。ＮＭＯＳトランジスタ構造を囲むフィールド
酸化膜２を形成する際には、ｐ−Ｓｉ基板１の活性領域
４の表面を、シリコンナイトライド（Ｓｉ３ Ｎ４ ）
膜３で覆っておく（同図（ａ）図示）。このＳｉ３ Ｎ
４ 膜３をマスクとして利用することによって、ｐ型チ
ャネルストップ層５を形成するためのイオンの選択拡散
を可能にし、同時に、活性領域での酸化膜の形成を防止
することができる（同図（ｂ）図示）。さらにフィール
ド酸化膜２を生成後、Ｓｉ３ Ｎ４薄膜３を除去してゲ
ート電極（Ｇ）等を形成することにより、 同図（ｃ
）に示されるＮＭＯＳトランジスタ構造を有する半導体
装置を得ることができる。
【０００４】
【発明が解決しようとする課題】しかし、前述の製造方
法を用いた場合、ｐ型チャネルストップ層５の不純物が
ＮＭＯＳトランジスタの活性領域４に拡散し易く、図４
（ｂ）に示す実効チャネル幅ｔが縮小して周波数特性の
劣化を招く。さらに、同図（ｃ）に示すドレイン電極（
Ｄ）及びソース電極（Ｓ）が形成されたｎ＋ 型拡散層
８及び９と、ｐ−Ｓｉ基板１内のｐ型チャネルストップ
層５との間の容量が大きくなって周波数特性の劣化と耐
圧の低下を招く。
法を用いた場合、ｐ型チャネルストップ層５の不純物が
ＮＭＯＳトランジスタの活性領域４に拡散し易く、図４
（ｂ）に示す実効チャネル幅ｔが縮小して周波数特性の
劣化を招く。さらに、同図（ｃ）に示すドレイン電極（
Ｄ）及びソース電極（Ｓ）が形成されたｎ＋ 型拡散層
８及び９と、ｐ−Ｓｉ基板１内のｐ型チャネルストップ
層５との間の容量が大きくなって周波数特性の劣化と耐
圧の低下を招く。
【０００５】また、ＬＯＣＯＳ法により厚く形成された
フィールド酸化膜２のバーズビークが素子領域まで侵入
し、設計値通りに素子を形成できないという問題や、素
子領域とフィールド酸化膜２の境界にストレスが発生し
て結晶欠陥が発生したり、あるいはフィールド酸化膜２
と素子領域との境界部の段差で、アルミニウム（Ａｌ）
等を用いた配線に断線が生ずるという問題があった。
フィールド酸化膜２のバーズビークが素子領域まで侵入
し、設計値通りに素子を形成できないという問題や、素
子領域とフィールド酸化膜２の境界にストレスが発生し
て結晶欠陥が発生したり、あるいはフィールド酸化膜２
と素子領域との境界部の段差で、アルミニウム（Ａｌ）
等を用いた配線に断線が生ずるという問題があった。
【０００６】そして上記のような不都合は、フィールド
酸化膜上の配線をゲート電極とし、フィールド酸化膜を
ゲート酸化膜とする寄生ＭＯＳトランジスタの生成を防
止するとき、特に著しい欠点となる。なぜなら、寄生ト
ランジスタを防止するためにはチャネルストップ層を高
ドープにしたり、あるいはフィールド酸化膜を厚くする
ことが必要になり、このようにすると、前述のようにし
て周波数特性が劣化したり、基板表面の段差が大きくな
ったりするからである。
酸化膜上の配線をゲート電極とし、フィールド酸化膜を
ゲート酸化膜とする寄生ＭＯＳトランジスタの生成を防
止するとき、特に著しい欠点となる。なぜなら、寄生ト
ランジスタを防止するためにはチャネルストップ層を高
ドープにしたり、あるいはフィールド酸化膜を厚くする
ことが必要になり、このようにすると、前述のようにし
て周波数特性が劣化したり、基板表面の段差が大きくな
ったりするからである。
【０００７】そこで本発明は、上記の問題点を解決した
半導体装置の製造方法を提供することを目的とする。
半導体装置の製造方法を提供することを目的とする。
【０００８】
【課題を解決するための手段】本発明は、ＬＯＣＯＳ法
を用いてＭＯＳトランジスタ構造を形成する半導体装置
の製造方法において、シリコン基板上表面に酸化膜を形
成する第１の工程と、その全面に第１の耐酸化膜を形成
する第２の工程と、フィールド領域の第１の耐酸化膜を
、選択的に除去する第３の工程と、第１の耐酸化膜をマ
スクとして、シリコン基板に低濃度のイオンを注入する
第４の工程と、第１の耐酸化膜をマスクとしてシリコン
基板を選択酸化し、酸化膜を形成する第５の工程と、第
１の耐酸化膜を除去し、その全面に第２の耐酸化膜を堆
積する第６の工程と、素子領域とその端部の所定幅の領
域を残して他の第２の耐酸化膜を選択的に除去する第７
の工程と、第２の耐酸化膜をマスクとしてシリコン基板
にイオンと同一導電型の不純物のイオンを高濃度注入す
る第８の工程と、第２の耐酸化膜をマスクとしてシリコ
ン基板を選択酸化して厚いフィールド酸化膜を形成する
第９の工程とを備えることを特徴とする。
を用いてＭＯＳトランジスタ構造を形成する半導体装置
の製造方法において、シリコン基板上表面に酸化膜を形
成する第１の工程と、その全面に第１の耐酸化膜を形成
する第２の工程と、フィールド領域の第１の耐酸化膜を
、選択的に除去する第３の工程と、第１の耐酸化膜をマ
スクとして、シリコン基板に低濃度のイオンを注入する
第４の工程と、第１の耐酸化膜をマスクとしてシリコン
基板を選択酸化し、酸化膜を形成する第５の工程と、第
１の耐酸化膜を除去し、その全面に第２の耐酸化膜を堆
積する第６の工程と、素子領域とその端部の所定幅の領
域を残して他の第２の耐酸化膜を選択的に除去する第７
の工程と、第２の耐酸化膜をマスクとしてシリコン基板
にイオンと同一導電型の不純物のイオンを高濃度注入す
る第８の工程と、第２の耐酸化膜をマスクとしてシリコ
ン基板を選択酸化して厚いフィールド酸化膜を形成する
第９の工程とを備えることを特徴とする。
【０００９】
【作用】本発明によれば、ＮＭＯＳトランジスタの素子
領域を囲む領域に薄い酸化膜が形成された後、素子領域
をオーバーサイズした領域を除くフィールド領域にフィ
ールド酸化膜が設けられる。従って、ＬＯＣＯＳ法を用
いてフィールド酸化膜を形成する際、素子領域を覆うマ
スク直下へのバーズビークの侵入を、先に形成した薄い
所定幅の酸化膜によって遮ることができる。
領域を囲む領域に薄い酸化膜が形成された後、素子領域
をオーバーサイズした領域を除くフィールド領域にフィ
ールド酸化膜が設けられる。従って、ＬＯＣＯＳ法を用
いてフィールド酸化膜を形成する際、素子領域を覆うマ
スク直下へのバーズビークの侵入を、先に形成した薄い
所定幅の酸化膜によって遮ることができる。
【００１０】また、前述の薄い所定幅の酸化膜の直下に
は低濃度の不純物層を設けるため、フィールド酸化膜直
下のチャネルストップ層が、直接素子領域に到達して接
することがない。
は低濃度の不純物層を設けるため、フィールド酸化膜直
下のチャネルストップ層が、直接素子領域に到達して接
することがない。
【００１１】
【実施例】以下、図１及び図２を参照し、ＮＭＯＳトラ
ンジスタ構造を例にとって本発明の内容を説明する。
ンジスタ構造を例にとって本発明の内容を説明する。
【００１２】まず、ｐ−Ｓｉ基板１を用意し、その上面
にＳｉＯ２ 膜２を形成する。次に、ＣＶＤ法を用いて
耐酸化膜である第１のＳｉ３ Ｎ４ 膜３１をＳｉＯ２
膜２上に堆積させ、その上面にレジスト材４ａをスピ
ンコートする（図１（ａ）図示）。
にＳｉＯ２ 膜２を形成する。次に、ＣＶＤ法を用いて
耐酸化膜である第１のＳｉ３ Ｎ４ 膜３１をＳｉＯ２
膜２上に堆積させ、その上面にレジスト材４ａをスピ
ンコートする（図１（ａ）図示）。
【００１３】次に、フォトリソグラフィによってレジス
ト材４ａをパターンニングし、第１のレジストマスク４
１を形成する。このとき、ｐ−Ｓｉ基板１に形成される
ＮＭＯＳトランジスタの素子領域を囲むフィールド酸化
膜形成領域に開口を有するようにパターンを形成する。 この第１のレジストマスク４１を介して第１のＳｉ３
Ｎ４ 膜３１をエッチングし、ＳｉＯ２ 膜２を選択的
に露出させる。その後、上方よりボロンのイオンを低濃
度注入し、ｐ−Ｓｉ基板１に不純物濃度の低い層５１を
形成する（同図（ｂ） 図示）。
ト材４ａをパターンニングし、第１のレジストマスク４
１を形成する。このとき、ｐ−Ｓｉ基板１に形成される
ＮＭＯＳトランジスタの素子領域を囲むフィールド酸化
膜形成領域に開口を有するようにパターンを形成する。 この第１のレジストマスク４１を介して第１のＳｉ３
Ｎ４ 膜３１をエッチングし、ＳｉＯ２ 膜２を選択的
に露出させる。その後、上方よりボロンのイオンを低濃
度注入し、ｐ−Ｓｉ基板１に不純物濃度の低い層５１を
形成する（同図（ｂ） 図示）。
【００１４】この後、第１のレジストマスク４１をアッ
シング等により除去し、第１の Ｓｉ３ Ｎ４ 膜３
１を残したまま表面をフィールド酸化する。これにより
、ＳｉＯ２ 膜２の露出している部分の基板のみが酸化
され、薄い酸化膜２１となる（同図（ｃ）図示）。
シング等により除去し、第１の Ｓｉ３ Ｎ４ 膜３
１を残したまま表面をフィールド酸化する。これにより
、ＳｉＯ２ 膜２の露出している部分の基板のみが酸化
され、薄い酸化膜２１となる（同図（ｃ）図示）。
【００１５】次に、第１のＳｉ３ Ｎ４ 膜３１を除去
し、その表面に新たに第２のＳｉ３ Ｎ４ 膜３２を形
成する。 その後、第２のＳｉ３ Ｎ４ 膜３２上に、レジスト材
４ｂをスピンコートする（図２（ａ）図示）。
し、その表面に新たに第２のＳｉ３ Ｎ４ 膜３２を形
成する。 その後、第２のＳｉ３ Ｎ４ 膜３２上に、レジスト材
４ｂをスピンコートする（図２（ａ）図示）。
【００１６】次に、フォトリソグラフィによりレジスト
材４ｂをパターンニングし、第２のレジストマスク４２
を形成する。このとき、ｐ−Ｓｉ基板１における素子形
成領域、及びそれを囲む薄い酸化膜２１の端部の所定幅
の領域以外に開口を有するように第２のレジストマスク
４２を形成する。この第２のレジストマスク４２を介し
、第２のＳｉ３ Ｎ４ 膜３２をエッチングし、薄い酸
化膜２１を選択的に露出させる。その後、上方よりボロ
ンのイオンを高濃度注入し、ｐ−Ｓｉ基板１にｐ＋ 型
チャネルストップ層５２を形成する （同図（ｂ）
図示）。
材４ｂをパターンニングし、第２のレジストマスク４２
を形成する。このとき、ｐ−Ｓｉ基板１における素子形
成領域、及びそれを囲む薄い酸化膜２１の端部の所定幅
の領域以外に開口を有するように第２のレジストマスク
４２を形成する。この第２のレジストマスク４２を介し
、第２のＳｉ３ Ｎ４ 膜３２をエッチングし、薄い酸
化膜２１を選択的に露出させる。その後、上方よりボロ
ンのイオンを高濃度注入し、ｐ−Ｓｉ基板１にｐ＋ 型
チャネルストップ層５２を形成する （同図（ｂ）
図示）。
【００１７】次に、第２のレジストマスク４２を除去し
、第２のＳｉ３ Ｎ４ 膜３２を残したまま表面をフィ
ールド酸化する。これにより、薄い酸化膜２１の露出し
ている部分の基板のみが酸化され、厚いフィールド酸化
膜２２となる （図２（ｃ） 図示）。
、第２のＳｉ３ Ｎ４ 膜３２を残したまま表面をフィ
ールド酸化する。これにより、薄い酸化膜２１の露出し
ている部分の基板のみが酸化され、厚いフィールド酸化
膜２２となる （図２（ｃ） 図示）。
【００１８】この後、第２のＳｉ３ Ｎ４ 膜３２を除
去して、ゲート電極（Ｇ）、ソース電極（Ｓ）及びドレ
イン電極（Ｄ）を形成することにより、目的とする半導
体装置を得ることができる。
去して、ゲート電極（Ｇ）、ソース電極（Ｓ）及びドレ
イン電極（Ｄ）を形成することにより、目的とする半導
体装置を得ることができる。
【００１９】上述の製造方法によれば、ＮＭＯＳトラン
ジスタの素子領域を囲む領域には薄い酸化膜２１があら
かじめ形成され、この酸化膜２１より狭い領域でフィー
ルド酸化がされる。このため、ＬＯＣＯＳ法を用いて厚
いフィールド酸化膜２２を形成する際、素子領域を覆う
マスク直下へのバーズビークの侵入を所定幅の酸化膜２
１によって防ぐことができる。また、素子形成面とフィ
ールド酸化膜２２との間の領域の段差を緩和することが
できる。
ジスタの素子領域を囲む領域には薄い酸化膜２１があら
かじめ形成され、この酸化膜２１より狭い領域でフィー
ルド酸化がされる。このため、ＬＯＣＯＳ法を用いて厚
いフィールド酸化膜２２を形成する際、素子領域を覆う
マスク直下へのバーズビークの侵入を所定幅の酸化膜２
１によって防ぐことができる。また、素子形成面とフィ
ールド酸化膜２２との間の領域の段差を緩和することが
できる。
【００２０】図３は、上述の製造工程を経て得られた半
導体装置を示す図であり、同図（ａ）はその上面図、同
図（ｂ）はＢ１ −Ｂ２ 断面図、同図（ｃ）は、Ｃ１
−Ｃ２断面図である。ｐ−Ｓｉ基板１の素子領域とフィ
ールド酸化膜の形成領域であるフィールド領域との境界
領域には、薄い所定幅の酸化膜２１が設けられている。 また、このフィールド酸化膜２２の直下にはｐ＋ 型チ
ャネルストップ層５２が設けられており、所定幅の酸化
膜２１の直下には低濃度の不純物層５１が形成されてい
る。
導体装置を示す図であり、同図（ａ）はその上面図、同
図（ｂ）はＢ１ −Ｂ２ 断面図、同図（ｃ）は、Ｃ１
−Ｃ２断面図である。ｐ−Ｓｉ基板１の素子領域とフィ
ールド酸化膜の形成領域であるフィールド領域との境界
領域には、薄い所定幅の酸化膜２１が設けられている。 また、このフィールド酸化膜２２の直下にはｐ＋ 型チ
ャネルストップ層５２が設けられており、所定幅の酸化
膜２１の直下には低濃度の不純物層５１が形成されてい
る。
【００２１】従って、ｐ＋ 型チャネルストップ層５２
は、素子領域のｎ＋ 型拡散層８、９まで直接到達して
接触するおそれがないので、耐圧が低下することがない
。 また、同図（ｂ）に示すようにｐ＋ 型チャネルストッ
プ層５２によって実効チャネル幅ｔが狭められることが
ない。また、所定幅の酸化膜２１が設けられているため
、素子領域とフィールド領域の間の段差を緩和し、スト
レスの発生を防止できる。
は、素子領域のｎ＋ 型拡散層８、９まで直接到達して
接触するおそれがないので、耐圧が低下することがない
。 また、同図（ｂ）に示すようにｐ＋ 型チャネルストッ
プ層５２によって実効チャネル幅ｔが狭められることが
ない。また、所定幅の酸化膜２１が設けられているため
、素子領域とフィールド領域の間の段差を緩和し、スト
レスの発生を防止できる。
【００２２】なお、本実施例ではＮＭＯＳトランジスタ
構造を有する半導体装置の製造方法について述べたが、
ＰＭＯＳトランジスタ構造等、他の構造を有する半導体
装置についても適用することが十分可能である。
構造を有する半導体装置の製造方法について述べたが、
ＰＭＯＳトランジスタ構造等、他の構造を有する半導体
装置についても適用することが十分可能である。
【００２３】
【発明の効果】以上説明した通り本発明によれば、薄い
所定幅の酸化膜を形成することによってフィールド酸化
膜のバーズビークの素子領域への侵入を防止することが
できるため、設計値通りに素子を形成することができる
。さらに、素子領域とその素子領域を囲むフィールド酸
化膜との間の段差が緩和されるため、基板内にストレス
が発生しにくくなって結晶欠陥の発生を防止でき、段差
部分の配線が断線するおそれもない。
所定幅の酸化膜を形成することによってフィールド酸化
膜のバーズビークの素子領域への侵入を防止することが
できるため、設計値通りに素子を形成することができる
。さらに、素子領域とその素子領域を囲むフィールド酸
化膜との間の段差が緩和されるため、基板内にストレス
が発生しにくくなって結晶欠陥の発生を防止でき、段差
部分の配線が断線するおそれもない。
【００２４】また、素子領域拡散層とそれを囲むチャネ
ルストップ層との間に、そのチャネルストップ層と同一
型の不純物を低濃度含む層を形成するため、素子領域拡
散層とそれを囲むチャネルストップ層との接合部分での
耐圧の劣化を防止することができる。さらに、実効チャ
ネル幅は縮小することがなく、素子領域拡散層とチャネ
ルストップ層との間の容量は小さくなり、ＭＯＳトラン
ジスタの周波数特性の劣化を防ぐことができる。
ルストップ層との間に、そのチャネルストップ層と同一
型の不純物を低濃度含む層を形成するため、素子領域拡
散層とそれを囲むチャネルストップ層との接合部分での
耐圧の劣化を防止することができる。さらに、実効チャ
ネル幅は縮小することがなく、素子領域拡散層とチャネ
ルストップ層との間の容量は小さくなり、ＭＯＳトラン
ジスタの周波数特性の劣化を防ぐことができる。
【図１】本発明の実施例に係る半導体装置の工程別素子
断面図である。
断面図である。
【図２】本発明の実施例に係る半導体装置の工程別素子
断面図である。
断面図である。
【図３】本発明に係る工程を経て製造された半導体装置
の断面概略図である。
の断面概略図である。
【図４】従来の製造方法による半導体装置の工程別素子
断面図である。
断面図である。
１…ｐ−Ｓｉ基板
２１…薄い酸化膜
２２…フィールド酸化膜
３１…第１のＳｉ３ Ｎ４ 膜
３２…第２のＳｉ３ Ｎ４ 膜
４１…第１のレジストマスク
４２…第２のレジストマスク
５１…低濃度の不純物層層
５２…ｐ＋ 型チャネルストップ層
８…ドレイン領域
９…ソース領域
１０…ゲート酸化膜
Claims (1)
- 【請求項１】 ＬＯＣＯＳ法を用いてＭＯＳトランジ
スタ構造を形成する半導体装置の製造方法において、シ
リコン基板上の表面に酸化膜を形成する第１の工程と、
全面に第１の耐酸化膜を形成する第２の工程と、前記フ
ィールド領域の前記第１の耐酸化膜を、選択的に除去す
る第３の工程と、前記第１の耐酸化膜をマスクとして、
前記シリコン基板に低濃度のイオンを注入する第４の工
程と、前記第１の耐酸化膜をマスクとして、前記シリコ
ン基板を選択酸化し、酸化膜を形成する第５の工程と、
前記第１の耐酸化膜を除去し、その全面に第２の耐酸化
膜を堆積する第６の工程と、前記素子領域とその端部の
所定幅の領域を残して他の前記第２の耐酸化膜を選択的
に除去する第７の工程と、前記第２の耐酸化膜をマスク
として前記シリコン基板に前記イオンと同一導電型の不
純物のイオンを高濃度注入する第８の工程と、前記第２
の耐酸化膜をマスクとして前記シリコン基板を選択酸化
して厚いフィールド酸化膜を形成する第９の工程とを備
えることを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3054625A JPH04290471A (ja) | 1991-03-19 | 1991-03-19 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3054625A JPH04290471A (ja) | 1991-03-19 | 1991-03-19 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04290471A true JPH04290471A (ja) | 1992-10-15 |
Family
ID=12975929
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3054625A Pending JPH04290471A (ja) | 1991-03-19 | 1991-03-19 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04290471A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5498894A (en) * | 1993-10-08 | 1996-03-12 | Nec Corporation | Semiconductor device |
| US5543647A (en) * | 1993-11-16 | 1996-08-06 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device having a plurality of impurity layers |
-
1991
- 1991-03-19 JP JP3054625A patent/JPH04290471A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5498894A (en) * | 1993-10-08 | 1996-03-12 | Nec Corporation | Semiconductor device |
| US5543647A (en) * | 1993-11-16 | 1996-08-06 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device having a plurality of impurity layers |
| US5688701A (en) * | 1993-11-16 | 1997-11-18 | Mitsubishi Denki Kabushiki Kaisha | Method of making semiconductor device having a plurality of impurity layers |
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