JPH04290475A - 薄膜トランジスタ - Google Patents
薄膜トランジスタInfo
- Publication number
- JPH04290475A JPH04290475A JP8102191A JP8102191A JPH04290475A JP H04290475 A JPH04290475 A JP H04290475A JP 8102191 A JP8102191 A JP 8102191A JP 8102191 A JP8102191 A JP 8102191A JP H04290475 A JPH04290475 A JP H04290475A
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- JP
- Japan
- Prior art keywords
- thin film
- channel
- drain
- film transistor
- band gap
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- Pending
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- Thin Film Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、薄膜トランジスタ、特
に半導体層にソース、チャンネル及びドレインを形成し
た絶縁ゲートＭＯＳ型の薄膜トランジスタに関する。
に半導体層にソース、チャンネル及びドレインを形成し
た絶縁ゲートＭＯＳ型の薄膜トランジスタに関する。
【０００２】
【従来の技術】薄膜トランジスタは、一般に多結晶シリ
コン層にソース、チャンネル及びドレインを形成し、絶
縁ゲートを多結晶シリコン層により形成したものであり
、例えば、ＳＲＡＭのメモリセルの負荷手段として用い
られる。
コン層にソース、チャンネル及びドレインを形成し、絶
縁ゲートを多結晶シリコン層により形成したものであり
、例えば、ＳＲＡＭのメモリセルの負荷手段として用い
られる。
【０００３】
【発明が解決しようとする課題】ところで、薄膜トラン
ジスタにおいてはリーク電流をより小さくすることが要
求されている。というのは、多結晶シリコン層にソース
、チャンネル、ドレインを形成した薄膜トランジスタは
、図４に示すようにドレインのチャンネル側の端部に高
電界に起因して再結合トンネル電流によるリーク電流が
生じるからである。このリーク電流は、薄膜トランジス
タをＳＲＡＭのセルの負荷手段として用いた場合にはス
タンバイ電流の増大を招くので好ましくなく、また他の
用途に用いてもできるだけ小さいことが望ましいことい
うまでもない。
ジスタにおいてはリーク電流をより小さくすることが要
求されている。というのは、多結晶シリコン層にソース
、チャンネル、ドレインを形成した薄膜トランジスタは
、図４に示すようにドレインのチャンネル側の端部に高
電界に起因して再結合トンネル電流によるリーク電流が
生じるからである。このリーク電流は、薄膜トランジス
タをＳＲＡＭのセルの負荷手段として用いた場合にはス
タンバイ電流の増大を招くので好ましくなく、また他の
用途に用いてもできるだけ小さいことが望ましいことい
うまでもない。
【０００４】本発明はこのような問題点を解決すべく為
されたものであり、薄膜トランジスタのリーク電流を小
さくすることを目的とする。
されたものであり、薄膜トランジスタのリーク電流を小
さくすることを目的とする。
【０００５】
【課題を解決するための手段】本発明薄膜トランジスタ
は、ドレインのチャンネル側の端部を高いバンドギャッ
プの材料で構成したことを特徴とする。
は、ドレインのチャンネル側の端部を高いバンドギャッ
プの材料で構成したことを特徴とする。
【０００６】
【実施例】以下、本発明薄膜トランジスタを図示実施例
に従って詳細に説明する。図１は本発明をボトムゲート
型薄膜トランジスタに適用した一つの実施例を示す断面
図である。図面においては、１はシリコン半導体基板、
２は絶縁膜（ＬＯＣＯＳ）、３は該絶縁膜２上に形成さ
れた多結晶シリコンからなるボトムゲート電極、４はＳ
ｉＯ２ からなるゲート絶縁膜、５は多結晶シリコン層
、６はｐ− 型のチャンネル領域、７はｐ＋ 型ソース
領域、８はｐ＋ 型ドレイン領域、
に従って詳細に説明する。図１は本発明をボトムゲート
型薄膜トランジスタに適用した一つの実施例を示す断面
図である。図面においては、１はシリコン半導体基板、
２は絶縁膜（ＬＯＣＯＳ）、３は該絶縁膜２上に形成さ
れた多結晶シリコンからなるボトムゲート電極、４はＳ
ｉＯ２ からなるゲート絶縁膜、５は多結晶シリコン層
、６はｐ− 型のチャンネル領域、７はｐ＋ 型ソース
領域、８はｐ＋ 型ドレイン領域、
【０００７】９はドレイン領域８のチャンネル側の端部
で、ドレイン電極から約０．１５μｍ程度のところにあ
り、カーボンＣあるいは窒素Ｎのイオン打込みによりバ
ンドギャップが広くなるようにされている。１０は層間
絶縁膜、１１は該層間絶縁膜１０に形成されたソース電
極取り出し用コンタクトホール、１２は同じくドレイン
電極取り出し用コンタクトホール、１３はアルミニウム
からなるソース電極、１４は同じくドレイン電極である
。
で、ドレイン電極から約０．１５μｍ程度のところにあ
り、カーボンＣあるいは窒素Ｎのイオン打込みによりバ
ンドギャップが広くなるようにされている。１０は層間
絶縁膜、１１は該層間絶縁膜１０に形成されたソース電
極取り出し用コンタクトホール、１２は同じくドレイン
電極取り出し用コンタクトホール、１３はアルミニウム
からなるソース電極、１４は同じくドレイン電極である
。
【０００８】このような薄膜トランジスタによれば、ド
レイン領域８のチャンネル６側の端部９が他の部分より
もバンドギャップを広くされており、図２の△Ｂはバン
ドギャップの広くなった分である。従って、そのバンド
ギャップの広くなった分△Ｂだけ活性化エネルギーが大
きくなり、熱励起によるキャリアの発生が抑制されると
共に高電界による電界放射型のキャリアの発生も抑制さ
れる。従って、薄膜トランジスタのリーク電流が小さく
なる。
レイン領域８のチャンネル６側の端部９が他の部分より
もバンドギャップを広くされており、図２の△Ｂはバン
ドギャップの広くなった分である。従って、そのバンド
ギャップの広くなった分△Ｂだけ活性化エネルギーが大
きくなり、熱励起によるキャリアの発生が抑制されると
共に高電界による電界放射型のキャリアの発生も抑制さ
れる。従って、薄膜トランジスタのリーク電流が小さく
なる。
【０００９】図３（Ａ）、（Ｂ）は図１に示した薄膜ト
ランジスタの製造方法を工程順に示す断面図である。 （Ａ）シリコン半導体基板１表面の絶縁膜２上にアモル
ファスシリコン層（厚さ５００〜１０００オングストロ
ーム）３を形成する。これは５５０℃前後の温度でのＣ
ＶＤにより行う。その後、ＢＦ２ を１×１０１５／ｃ
ｍ２ 程度２０ｋｅＶのエネルギーでイオン打込みして
導体化する。その後、シリコン層３をフォトリソグラフ
ィ工程でパターニングすることによりゲート電極とする
。
ランジスタの製造方法を工程順に示す断面図である。 （Ａ）シリコン半導体基板１表面の絶縁膜２上にアモル
ファスシリコン層（厚さ５００〜１０００オングストロ
ーム）３を形成する。これは５５０℃前後の温度でのＣ
ＶＤにより行う。その後、ＢＦ２ を１×１０１５／ｃ
ｍ２ 程度２０ｋｅＶのエネルギーでイオン打込みして
導体化する。その後、シリコン層３をフォトリソグラフ
ィ工程でパターニングすることによりゲート電極とする
。
【００１０】次に、ＳｉＯ２ のＣＶＤによりゲート絶
縁膜（３００〜５００オングストローム）４を形成し、
その後、８００℃、３０分間程度の熱処理を施す。次い
で、５００〜５５０℃程度の温度でのＣＶＤによりアモ
スファスのシリコン膜（厚さ１００〜３００オングスト
ローム）５を形成する。図３の（Ａ）はアモルファスシ
リコン膜５形成後の状態を示す。
縁膜（３００〜５００オングストローム）４を形成し、
その後、８００℃、３０分間程度の熱処理を施す。次い
で、５００〜５５０℃程度の温度でのＣＶＤによりアモ
スファスのシリコン膜（厚さ１００〜３００オングスト
ローム）５を形成する。図３の（Ａ）はアモルファスシ
リコン膜５形成後の状態を示す。
【００１１】（Ｂ）次に、図３の（Ｂ）に示すようにレ
ジスト膜１５で、上記アモルファスシリコン膜５を、ド
レイン・チャンネル間境界部９を除きマスクする。１６
はレジスト膜１５の窓開部である。そして、レジスト膜
１５でマスクした状態でカーボンＣあるいは窒素Ｎを１
×１０１４〜５×１０１４／ｃｍ２ イオン打込みする
。これによりイオン打込みされた部分がＳｉＣあるいは
ＳｉＮとなりバンドギャップの高い部分９となる。その
後、６００℃程度の温度でアモルファスシリコン膜５を
多結晶化する。
ジスト膜１５で、上記アモルファスシリコン膜５を、ド
レイン・チャンネル間境界部９を除きマスクする。１６
はレジスト膜１５の窓開部である。そして、レジスト膜
１５でマスクした状態でカーボンＣあるいは窒素Ｎを１
×１０１４〜５×１０１４／ｃｍ２ イオン打込みする
。これによりイオン打込みされた部分がＳｉＣあるいは
ＳｉＮとなりバンドギャップの高い部分９となる。その
後、６００℃程度の温度でアモルファスシリコン膜５を
多結晶化する。
【００１２】その後は、通常の薄膜トランジスタ製造方
法と同じような方法でソース領域７、ドレイン領域８を
形成し、層間絶縁膜１０を形成し、該層間絶縁膜１０を
フォトエッチングすることによりコンタクトホール１１
、１２を形成し、ソース電極１３、１４を形成する。 すると、図１に示す薄膜トランジスタが出来上る。尚、
その後はパシベーション膜として例えばプラズマナイト
ライド膜を堆積し、シンターが行われる。
法と同じような方法でソース領域７、ドレイン領域８を
形成し、層間絶縁膜１０を形成し、該層間絶縁膜１０を
フォトエッチングすることによりコンタクトホール１１
、１２を形成し、ソース電極１３、１４を形成する。 すると、図１に示す薄膜トランジスタが出来上る。尚、
その後はパシベーション膜として例えばプラズマナイト
ライド膜を堆積し、シンターが行われる。
【００１３】尚、バンドギャップを拡げるには半導体層
５にカーボンＣ、窒素Ｎをドープし、熱処理することに
よりＳｉＣ、ＳｉＮ（シリコンリッチ）化する方法が有
効である。しかし、半導体層５のドレイン領域８のチャ
ンネル６側の端部９を微結晶にすることによってもバン
ドギャップを広くすることができる。尚、チャンネル６
全体も微結晶にした場合には、キャリアの散乱により薄
膜トランジスタのオン電流が小さくなるので、やはりド
レイン領域８のチャンネル側の端部のみ微結晶化するの
が好ましい。
５にカーボンＣ、窒素Ｎをドープし、熱処理することに
よりＳｉＣ、ＳｉＮ（シリコンリッチ）化する方法が有
効である。しかし、半導体層５のドレイン領域８のチャ
ンネル６側の端部９を微結晶にすることによってもバン
ドギャップを広くすることができる。尚、チャンネル６
全体も微結晶にした場合には、キャリアの散乱により薄
膜トランジスタのオン電流が小さくなるので、やはりド
レイン領域８のチャンネル側の端部のみ微結晶化するの
が好ましい。
【００１４】ところで、ドレイン領域は不純物濃度を高
くする程低抵抗化するが、その一方において縮退という
現象が生じ、バンドギャップが狭くなる。それでは本発
明の効果が充分に得られなくなる。そこで、ドレイン濃
度は１０１９／ｃｃよりも高くしない方が好ましい。尚
、本発明はボトムゲート型薄膜トランジスタだけでなく
トップゲート型薄膜トランジスタにも適用することがで
きることはいうまでもない。
くする程低抵抗化するが、その一方において縮退という
現象が生じ、バンドギャップが狭くなる。それでは本発
明の効果が充分に得られなくなる。そこで、ドレイン濃
度は１０１９／ｃｃよりも高くしない方が好ましい。尚
、本発明はボトムゲート型薄膜トランジスタだけでなく
トップゲート型薄膜トランジスタにも適用することがで
きることはいうまでもない。
【００１５】
【発明の効果】本発明薄膜トランジスタは、半導体層に
ソース、チャンネル及びドレインを形成した絶縁ゲート
ＭＯＳ型の薄膜トランジスタにおいて、上記半導体層の
上記ドレインのチャンネル側の端部を高いバンドギャッ
プの材料で構成したことを特徴とする。従って、本発明
薄膜トランジスタによれば、ドレイン領域のチャンネル
側の端部のバンドギャップが高くなるので、リーク電流
の発生する空乏層及びその近傍における活性化エネルギ
ーが大きくなり、熱励起によるキャリアの発生、高電界
による電界放射型のキャリアの発生が抑制される。依っ
て、リーク電流を小さくすることができる。
ソース、チャンネル及びドレインを形成した絶縁ゲート
ＭＯＳ型の薄膜トランジスタにおいて、上記半導体層の
上記ドレインのチャンネル側の端部を高いバンドギャッ
プの材料で構成したことを特徴とする。従って、本発明
薄膜トランジスタによれば、ドレイン領域のチャンネル
側の端部のバンドギャップが高くなるので、リーク電流
の発生する空乏層及びその近傍における活性化エネルギ
ーが大きくなり、熱励起によるキャリアの発生、高電界
による電界放射型のキャリアの発生が抑制される。依っ
て、リーク電流を小さくすることができる。
【図１】実施例を示す断面図である。
【図２】実施例のチャンネル・ドレイン境界部のバンド
構造図である。
構造図である。
【図３】（Ａ）、（Ｂ）は図１の薄膜トランジスタの製
造方法を工程順に示す断面図である。
造方法を工程順に示す断面図である。
【図４】発明が解決しようとする問題点を示す従来例の
チャンネル・ドレイン境界部のバンド構造図である。
チャンネル・ドレイン境界部のバンド構造図である。
３ ゲート電極
５ 半導体層
６ チャンネル
８ ドレイン領域
９ 高いバンドギャップ部分
Claims (1)
- 【請求項１】 半導体層にソース、チャンネル及びド
レインを形成した絶縁ゲートＭＯＳ型の薄膜トランジス
タにおいて、上記半導体層の上記ドレインのチャンネル
側の端部を高いバンドギャップの材料で構成したことを
特徴とする薄膜トランジスタ
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8102191A JPH04290475A (ja) | 1991-03-19 | 1991-03-19 | 薄膜トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8102191A JPH04290475A (ja) | 1991-03-19 | 1991-03-19 | 薄膜トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04290475A true JPH04290475A (ja) | 1992-10-15 |
Family
ID=13734832
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8102191A Pending JPH04290475A (ja) | 1991-03-19 | 1991-03-19 | 薄膜トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04290475A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7381599B2 (en) | 1993-09-20 | 2008-06-03 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for manufacturing the same |
-
1991
- 1991-03-19 JP JP8102191A patent/JPH04290475A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7381599B2 (en) | 1993-09-20 | 2008-06-03 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for manufacturing the same |
| US7525158B2 (en) | 1993-09-20 | 2009-04-28 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device having pixel electrode and peripheral circuit |
| US7569856B2 (en) | 1993-09-20 | 2009-08-04 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for manufacturing the same |
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