JPH04291827A - 信号処理システム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はビット直列のディジタル
回路に関する。

【０００２】

【発明の背景】集積回路技術の進歩により、これまでア
ナログ信号の領域で行われていた機能を実行するディジ
タル信号処理（ＤＳＰ）システムが開発されてきた。こ
のようなＤＳＰシステムの例は、ディジタルテレビジョ
ン受像機、コンパクトディスクプレーヤおよび対話式デ
ィジタルビデオ（ＤＶＩ）システムにみられる。

【０００３】ＤＳＰシステムは２つの基本的な形式、並
列ビット方式とビット直列の方式がある。典型的には、
並列ビット方式はシステムの動作周波数がより低いので
、比較的広帯域幅の信号を処理するすべてのシステムに
用いられる。すなわち、一定のサンプルビット幅Ｎに対
し、並列ビット方式はビット直列の方式の１／Ｎの周波
数で動作する。しかしながら、並列ビット方式はビット
直列の方式よりも著しく多量の回路を必要とする。並列
ビット方式は著しく複雑で電力の損失が大きいので、多
くの広帯域システムをビット直列の回路で実現すること
が望ましい。あいにく、このようなビット直列の方式の
処理速度は、現在の技術の限界に近いかあるいはこの限
界を超えている。

【０００４】サンプルの有するビット幅が８ビットで、
１４．３２ＭＨｚのサンプル周波数で動作しているビデ
オ信号処理システムを考えてみる。このような信号を処
理するビット直列のシステムは、少なくとも１１５ＭＨ
ｚのクロック周波数で動作しなければならない。このシ
ステムは、回路密度が高く必要な電力が少ないので金属
／酸化物／半導体（ＭＯＳ）技術で実現することが望ま
しい。しかし、信号処理周波数１１５ＭＨｚは現在のＭ
ＯＳ技術のほぼ限界に近い。

【０００５】処理速度を制限する要因の１つは、特に、
或る特定のシステムの種々の機能的要素間に生じるタイ
ミングエラーにより明らかにされる。これらのエラーは
、ＭＯＳトランジスタの駆動能力が比較的低いことによ
り生じる。通常、ディジタル信号処理用集積回路（ＩＣ
）のすべての機能は、共通のクロック信号で同時に作動
される。それで、機能的要素間の相互接続が或る１つの
機能的要素内の典型的な相互接続よりも長くなれば、よ
り大きなキャパシタンスを呈することになる。この様な
より大きなキャパシタンスは機能的要素の出力に負荷を
与えてタイミングエラーを生じ、従って、このシステム
全体の速度を制限することになる。或る１つの機能的要
素内においてさえも、結線部が存在して、タイミングエ
ラーを生じるのに十分な値のキャパシタンスを呈するこ
とがある。

【０００６】

【発明の概要】比較的大きな漂遊キャパシタンスを示す
相互接続が存在するために通常課せられるビット直列の
信号処理システムの最大動作速度に関する制限は、本発
明の原理によると回避することができる。そのためには
、デマルチプレクサをこのような相互接続の入力と関連
づけ、マルチプレクサをこのような相互接続の出力と結
合する。デマルチプレクサは、ビットレートｆで発生す
るビット直列の信号を、各々がビットレートｆ／Ｎで発
生するＮ個の信号に分割する。一方、マルチプレクサは
Ｎ個の信号を再合成し、ビットレートｆの単一のビット
直列の信号を形成する。

【０００７】

【実施例】図１は本発明のビット直列の処理装置のシス
テム全体の概念を示す。この例示的システムは、所望の
信号処理を実行するために３個の集積回路を含んでいる
。各集積回路は、クロック発生器と１つまたはそれ以上
の機能回路を含んでいる。アナログ信号はＩＣ１に供給
され、ここでアナログ／ディジタル（Ａ／Ｄ）変換器に
よりビット直列の信号に変換される。このビット直列の
信号は、ビット直列の信号処理回路（機能回路１）によ
り処理され、それから第２の集積回路ＩＣ２に供給され
る。ＩＣ２において、ビット直列の信号は、機能回路２
、機能回路３および機能回路４において更に３つの処理
を受ける。次にビット直列の信号はＩＣ３に供給され、
ここで更に処理を受けて、処理済み出力信号となる。最
後の処理機能（機能回路７）はディジタル／アナログ変
換である。

【０００８】現在処理されている信号は広帯域幅の信号
であるから比較的高いビットレートで処理する集積回路
を必要とするものと仮定する。グローバル（ｇｌｏｂａ
ｌ）タイミング信号を分配する問題は、主クロック信号
発生器から供給される比較的低周波のクロック信号を種
々のＩＣに供給することにより実現される。主クロック
信号はサンプル周波数に対応する（例えば、ビデオ信号
処理システムにおけるサンプル周波数は１４．３２ＭＨ
ｚであり、ビットレートはサンプル周波数のＮ倍である
。ここでＮは１サンプル当りのビット数である）。主ク
ロック信号に応答するクロック発生器により、高ビット
レートのクロック信号が各集積回路に発生される。この
高ビットレートのクロック信号は１個のＩＣ内にある種
々の機能的要素に分配される。これらの機能的要素には
機能的要素内のデバイスに供給する前にクロック信号を
緩衝するためのクロック緩衝回路が含まれている。ＩＣ
内にある各クロック発生器には、主クロックに位相ロッ
クされているクロック信号を供給するために、位相ロッ
クループとして構成される発振器が含まれている。その
上、各クロック発生器には、発生されたクロック信号の
相対的位相あるいは周波数を調整するために、位相／周
波数制御信号に応答する回路が含まれている。より低い
周波数の主クロック信号をグローバル同期のために使用
し、高速度のクロックをそれぞれの集積回路に拘束する
ことにより、望ましくない無線周波妨害（ＲＦＩ）の発
生を減少させる。

【０００９】図２は、図１で使用される形式の例示的集
積回路（ＩＣ）の一部をブロック図の形式で示す。この
例示的ＩＣはビット直列の機能的要素１２−１８を含ん
でいる。例えば、ビデオ信号処理用ＩＣ上では、これら
の要素が組み合わされ、１個のルミナンスピーキングフ
ィルタを構成し、機能回路１および機能回路２は低域フ
ィルタ機能回路であり、機能回路３は帯域フィルタ機能
回路であり、機能回路４は加算器である。これらの機能
的要素はすべてＩＣ上で互いに比較的接近して配置され
ているが、各機能回路間の接続は機能回路内の要素間の
結線よりも１桁または２桁長くなっている。従って、各
機能回路間の結線が呈する漂遊キャパシタンスは、機能
回路内の回路ノードにおける漂白遊キャパシタンスより
も１桁ないし２桁大きくなるから、システムの処理速度
を制限するパラメータとなる。

【００１０】任意の信号ノードにおける電位の変化率ｄ
ｖ／ｄｔは次式で与えられる。 ｄｖ／ｄｔ＝ｉ（ｔ）／ｃ ここで、ｉ（ｔ）はノードを充電あるいは放電させるの
に利用できる電流であり、ｃはノードと関連する全キャ
パシタンスである。電流ｉ（ｔ）は、通常、引上げトラ
ンジスタから供給されてノードを論理高の電位に上昇さ
せるか、または引下げトランジスタから供給されてノー
ドを論理低の電位まで放電させる。他のすべてのものは
一定のままとして、ノードの電位の変化率、そして暗に
最大処理速度はキャパシタンスに逆比例する。キャパシ
タンスの増加を補償するために、引上げトランジスタお
よび引下げトランジスタの寸法および相互コンダクタン
スを増大することにより、利用できる充電／放電電流は
増大される。しかし、ＩＣの設計分野の当業者は、回路
内の或る特定の段のトランジスタの寸法を大きくすると
、前段の負荷（ノード）キャパシタンスも増大すること
が理解できるであろう。従って、１つの段における速度
の増加はそれよりも前の段における速度の損失によって
少なくとも一部分は相殺される。

【００１１】キャパシタンスの増加を補償するためにノ
ードの充電／放電電流を増加する別の方法は、各ノード
を充電するのに利用できる時間ｄｔを増加することであ
る。ビット直列の信号に関してこれを実行するには、信
号を分割し、各々が元の信号のビットレートの１／２ま
たは（１／Ｎ）のビットレートを有する２個（またはＮ
個）の並列信号とする。キャパシタンスの増加を避けた
ので、これらの並列信号は再合成されて、元のビットレ
ートを有する単一のビット直列の信号を形成する。

【００１２】図２において各機能的要素はそれぞれの出
力結線部においてデマルチプレクサ（ＤＭ）を組み入れ
ている。これらのデマルチプレクサは、ビットレートｆ
のビット直列の信号を分割し、ビットレートｆ／ＮのＮ
個の並列のビット直列信号にする。各機能的要素の入力
接続部にはマルチプレクサ（Ｍ）がある。マルチプレク
サ（Ｍ）は、ビットレートｆ／Ｎを有するＮ個の並列の
ビット直列信号を受け取り、Ｎ個の並列のビット直列信
号を合成し、ビットレートｆの単一のビット直列信号に
する。内部では各機能的要素はレートｆで動作する。

【００１３】図３と図６は、図２の回路で実現できる例
示的デマルチプレクサ（ＤＭ）回路の別の実施例を示す
。図３に示すデマルチプレクサは、ビットレートｆｃの
１個のビット直列の信号を各々のビットレートがｆｃ／
２である２個のビット直列の信号に分割する。図６のデ
マルチプレクサは２個のビット直列の信号を分割し、４
個の並列のビット直列信号にする。

【００１４】図３の回路の動作を図５に示す信号に関し
て説明する。図３においてビット直列の入力信号はレジ
スタ２０２（Ｄ型ラッチ）のデータ入力端子に供給され
る。レジスタ２０２は、ビット直列の入力信号と同期す
る信号Ｆｃでクロック制御される。レジスタ２０２の出
力はその入力信号と同じものであるが、１ビット期間だ
け遅延されている。レジスタ２０２の出力はレジスタ２
０６のデータ入力端子に供給される。入力信号はレジス
タ２０４のデータ入力端子にも供給される。レジスタ２
０４と２０６は１／２レートのクロック信号Ｆｃ／２で
クロック制御される。

【００１５】時間ｔ２（図５参照）において、レジスタ
２０２はデータビットＳｉをレジスタ２０６の入力端子
に供給し、入力データビットＳｉ＋１はレジスタ２０４
に供給される。クロック信号Ｆｃ／２の正の変移で、こ
れら２個のビット（すなわちＳ１とＳ２）はそれぞれレ
ジスタ２０６と２０４に入力される。その後これらのビ
ットは並列出力結線部２０８における出力となる。時間
ｔ３で、入力信号ビットＳ４はレジスタ２０４に供給さ
れ、ビットＳ３はレジスタ２０６に供給される。これら
のビットは、クロック信号Ｆｃ／２の正の変移（ｔ３）
でレジスタ２０４と２０６の中に同時に入力され、その
後、並列出力結線部２０８に結合される。このようにし
て、ビットレートｆｃで生じる入力信号は、並列出力結
線部２０８においてビットレートｆｃ／２で生じる２つ
の信号に分割される。この２つの並列出力をなすビット
直列信号とビット直列の入力データの関係は、図５に示
す信号データ入力、レジスタ２０６およびレジスタ２０
４から理解されるであろう。

【００１６】レジスタ２０２と２０４の入力接続部で生
じるキャパシタンスは、機能的要素の内部のデバイスに
より生じるキャパシタンスを表わしているので、典型的
な内部トランジスタにより駆動することができる。出力
結線部２０８の各々により生じるキャパシタンスはこれ
よりも著しく大きくなるであろう。しかしながら、出力
結線部におけるデータレートは１／２にされているので
、これらの接続部も内部トランジスタと同様なトランジ
スタにより駆動される。従って、デマルチプレクサは内
部回路を負荷とせず、出力結線部はデマルチプレクサを
不当に負荷とせず、そしてこのシステムは機能的要素を
結合する回路のレート制限パラメータではなくてむしろ
機能的要素のレート制限パラメータにより定められるレ
ートで動作することができる。

【００１７】図６に示すデマルチプレクサは、図３に示
す形式の２個のデマルチプレクサ５００と５１０が並列
に動作しているに過ぎない。

【００１８】図３の形式のデマルチプレクサは、元のビ
ットレートの１／４のレートで４個の並列信号を供給す
るために、図６のデマルチプレクサの入力回路として利
用できることに注目されたい。更に別の回路構成は、ク
ロック周波数Ｆｃで動作する１個の４段シフトレジスタ
を含んでいる。４段のうちの各段からの出力は、周波数
ｆｃ／４のクロック信号でクロック制御される更に４個
のレジスタに供給される。この４個のレジスタは、元の
ビットレートの１／４のレートで４個の並列信号を供給
する。

【００１９】図４は２対１の信号マルチプレクサを示し
、図７は４対２の信号マルチプレクサを示す。図７の装
置は、実際には図４の形式の２個のマルチプレクサ６０
０と６１０が並列に動作するものである。

【００２０】図４に示すマルチプレクサの動作を理解す
るには、図５に示す信号レジスタ３００、レジスタ３０
２およびデータ出力を参照することが役立つ。接続部３
０８に供給される並列入力データは、信号レジスタ２０
６とレジスタ２０４に対応する。従って、例えば、サン
プルビットＳ１とＳ２はそれぞれレジスタ３００とレジ
スタ３０２に同時に供給される。入力ビット期間（ｔ３
）の終りにこれらのビットはクロック信号Ｆｃ／２に応
答し、レジスタ３００とレジスタ３０２の中に保持され
、それぞれのＱ出力端子に表示される。レジスタ３００
からの出力信号は送信ゲート３０４に供給され、レジス
タ３０２からの出力信号は伝送ゲート３０６に供給され
る。伝送ゲート３０４および３０６の出力ポートは、ビ
ット直列のデータ出力端子３１０において互いに接続さ
れる。

【００２１】伝送ゲート３０４および３０６は、クロッ
ク信号Ｆｃ／２に応答して相補的に動作する。すなわち
、クロック信号Ｆｃ／２が高状態を呈する半周期（例え
ば、ｔ３−ｔ４）の間、伝送ゲート３０４はレジスタ３
００が供給する信号ビットを通過させる。クロック信号
Ｆｃ／２が低状態を呈する半周期（例えば、ｔ４−ｔ５
）の間、伝送ゲート３０６はレジスタ３０２が供給する
信号を通過させる。クロック信号Ｆｃ／２が低（高）状
態を呈する半周期の間、伝送ゲート３０４（３０６）の
回路は開いており、出力端子に高インピーダンスを与え
る。接続部３１０におけるデータ出力信号は、２個のデ
ータ入力信号をインターリーブしたものであり、入力デ
ータレートの２倍のレートで生じる。この信号はそれぞ
れの機能的要素の内部回路に供給される。

【００２２】マルチプレクサとデマルチプレクサは、処
理された信号に遅延を与え、この遅延は補償されなけれ
ばならない。例えば、図２において、機能的要素１６の
代りに、各々がそれぞれのマルチプレクサとデマルチプ
レクサを有する、直列に接続された２個の機能的要素を
使用するならば、機能的要素１８に供給される２つの信
号の時間的一致を確実にするために、マルチプレクサと
デマルチプレクサの組合わせの遅延に対応する補償遅延
を機能的要素１４の中に含ませなければならない。

【００２３】上述のように、図４のラッチはクロック信
号Ｆｃ／２によりクロック制御される。しかし、これら
のラッチをクロック信号Ｆｃ／２と相補関係でクロック
制御することが有利な場合もある。ＩＣの構成によって
は、デマルチプレクサに供給される１／２レートのクロ
ック信号は、対応するデータが伝達されるマルチプレク
サに供給される１／２レートのクロック信号に対してず
れることもある。このような場合、マルチプレクサに供
給されるデータのタイミングも、マルチプレクサに供給
される１／２レートのクロック信号に対してずれる。こ
のクロック信号のずれは、デマルチプレクサとマルチプ
レクサを逆位相のクロック信号で動作させることにより
補正される。このモードでは、１／２レートのクロック
信号の周期の１／２までのずれを有する機能回路間のデ
ータは再同期される。機能的要素間のデータの移送時間
が減少するという不利な点がある。しかし、場合によっ
ては、クロック信号のずれは、データの移送時間よりも
むしろデータレートを制限するパラメータとなることが
あるから、システム全体のレートは逆相のクロックを使
用することにより高められる。

【００２４】本発明をビット直列の信号に関して説明し
てきた。しかしながら、本発明は、ニブル（ｎｉｂｂｌ
ｅ）直列システムにも適用することが考えられる。ニブ
ル直列システムは、複数ビットの信号をビット直列の形
式で処理するシステムである。例えば、８ビットのサン
プルは４個の２ビットニブルに分割され、これらのニブ
ルはビット直列の信号に分割され、これらのニブルはビ
ット直列の信号として処理される。図６および図７の回
路は、レートｆの２ビットニブル直列信号を分割し、レ
ートｆｃ／２の２個の２ビットニブル直列信号としてか
らこれらの信号を再合成するのに役立つ。この例では図
６に示す２個の信号ビット１とビット２は２ビットのニ
ブル直列信号に相当する。特許請求の範囲において、ビ
ット直列という用語は、ニブル直列を含むものである。

【図面の簡単な説明】

【図１】本発明を具体化するビット直列の信号処理シス
テムのブロック図である。

【図２】本発明を具体化する例示的集積回路のブロック
図である。

【図３】図２の機能的要素において使われる例示的デマ
ルチプレクサの論理図である。

【図４】図２の機能的要素において使われる例示的マル
チプレクサの論理図である。

【図５】図３および図６の回路の動作を理解するのに役
立つ、図３および図６の回路を通過する信号の相対的タ
イミングを表わす図である。

【図６】図２の機能的要素において使われる例示的デマ
ルチプレクサの論理図である。

【図７】図２の機能的要素において使われる例示的マル
チプレクサの論理図である。

【符号の説明】

１２　　　　ビット直列の機能的要素 １４　　　　ビット直列の機能的要素 １６　　　　ビット直列の機能的要素 １８　　　　ビット直列の機能的要素 ２０　　　　クロック発生器 ２０２　　　　レジスタ ２０４　　　　レジスタ ２０６　　　　レジスタ ３００　　　　レジスタ ３０２　　　　レジスタ ３０４　　　　伝送ゲート ３０６　　　　伝送ゲート ５００　　　　デマルチプレクサ ５１０　　　　デマルチプレクサ ６００　　　　マルチプレクサ ６１０　　　　マルチプレクサ

Claims (2)

【特許請求の範囲】
1. 【請求項１】　　ビット直列の信号をビットレートｆで
   処理する複数のビット直列の機能回路要素と、ビットレ
   ートｆのクロック信号とビットレートｆ／Ｎ（Ｎは整数
   ）のクロック信号を供給するクロック信号源と、前記ビ
   ット直列の機能回路要素の中の１つの出力結線部に結合
   され、それから供給されるビットレートｆのビット直列
   の信号に応答すると共に、ビットレートｆおよびｆ／Ｎ
   の前記クロック信号に応答し、ビットレートｆの前記ビ
   ット直列の信号をビットレートｆ／Ｎのビット直列のＮ
   個の並列信号に分割するデマルチプレクサと、前記デマ
   ルチプレクサに結合される入力接続部を有し、ビットレ
   ートｆ／Ｎの前記Ｎ個の並列のビット直列の信号を合成
   してビットレートｆの単一のビット直列の信号とし、ビ
   ットレートｆの前記単一のビット直列の信号を前記複数
   のビット直列の機能回路要素の中のもう１つ別の要素の
   入力接続部に供給するマルチプレクサとを含んでいる、
   信号処理システム。
2. 【請求項２】　　前記複数のビット直列の機能回路要素
   、前記デマルチプレクサおよび前記マルチプレクサが共
   通の集積回路上に実現されることを特徴とする請求項１
   記載の信号処理システム。