JPH0429233B2 - - Google Patents
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- Publication number
- JPH0429233B2 JPH0429233B2 JP54091420A JP9142079A JPH0429233B2 JP H0429233 B2 JPH0429233 B2 JP H0429233B2 JP 54091420 A JP54091420 A JP 54091420A JP 9142079 A JP9142079 A JP 9142079A JP H0429233 B2 JPH0429233 B2 JP H0429233B2
- Authority
- JP
- Japan
- Prior art keywords
- recess
- source
- drain regions
- channel
- oxide film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/17—Semiconductor regions connected to electrodes not carrying current to be rectified, amplified or switched, e.g. channel regions
- H10D62/213—Channel regions of field-effect devices
- H10D62/221—Channel regions of field-effect devices of FETs
- H10D62/235—Channel regions of field-effect devices of FETs of IGFETs
- H10D62/299—Channel regions of field-effect devices of FETs of IGFETs having lateral doping variations
- H10D62/307—Channel regions of field-effect devices of FETs of IGFETs having lateral doping variations the doping variations being parallel to the channel lengths
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
Landscapes
- Electrodes Of Semiconductors (AREA)
Description
【発明の詳細な説明】
本発明は、MOS型電界効果トランジスタ、特
に短いチヤネル長を有するMOS型電界効果トラ
ンジスタに関する。
に短いチヤネル長を有するMOS型電界効果トラ
ンジスタに関する。
MOS型（一般的に言えばMIS型）電界効果ト
ランジスタは、集積度向上のためチヤネル長を短
くして行くと周知のようにパンチスルーなどの短
チヤネル効果が生じてくる。これを阻止する一つ
の方法して第１図に示すようにゲート電極下の限
定された領域に不純物をイオン注入して高不純物
濃度層１２を作る方法が提案されている。この図
で１０はｐ型シリコン基板、１２は上記のp+チ
ヤネルドープ領域、２４はボロンＢなどの不純物
イオン打込みに対するマスク層である。図ａのよ
うにしてイオン打込みを行なつて領域１２を作
り、然るのち通常のシリコンゲートプロセス等の
工程により同図ｂに示すようにゲート酸化膜１
４、ゲート電極２０、ソース、ドレイン領域、１
６，１８を形成する。２２はフイールド酸化膜
で、これは最初につまり図ａの工程の前に選択酸
化法等の手段により形成しておく。ところでこの
ａの工程でシリコン基板にマスク層例えばホトレ
ジスト２４をマスクにしてイオン打込みし、ホト
レジスト２４を除去して次の工程ｂに進むとき、
イオン注入部１２は目視確認できないからレジス
ト２４を除去すると何処にイオン注入部１２があ
るのか分らなくなつてしまう。勿論マスク合せ用
のマークはウエーハ周辺に印されているから、こ
れを基準とすることでおよその見当は付くが正確
な位置合せのための微調整はできない。
ランジスタは、集積度向上のためチヤネル長を短
くして行くと周知のようにパンチスルーなどの短
チヤネル効果が生じてくる。これを阻止する一つ
の方法して第１図に示すようにゲート電極下の限
定された領域に不純物をイオン注入して高不純物
濃度層１２を作る方法が提案されている。この図
で１０はｐ型シリコン基板、１２は上記のp+チ
ヤネルドープ領域、２４はボロンＢなどの不純物
イオン打込みに対するマスク層である。図ａのよ
うにしてイオン打込みを行なつて領域１２を作
り、然るのち通常のシリコンゲートプロセス等の
工程により同図ｂに示すようにゲート酸化膜１
４、ゲート電極２０、ソース、ドレイン領域、１
６，１８を形成する。２２はフイールド酸化膜
で、これは最初につまり図ａの工程の前に選択酸
化法等の手段により形成しておく。ところでこの
ａの工程でシリコン基板にマスク層例えばホトレ
ジスト２４をマスクにしてイオン打込みし、ホト
レジスト２４を除去して次の工程ｂに進むとき、
イオン注入部１２は目視確認できないからレジス
ト２４を除去すると何処にイオン注入部１２があ
るのか分らなくなつてしまう。勿論マスク合せ用
のマークはウエーハ周辺に印されているから、こ
れを基準とすることでおよその見当は付くが正確
な位置合せのための微調整はできない。
本発明はかゝる点を改善し、また良質のチヤネ
ル構成が得られるMOSトランジスタ構造を提案
するものである。即ち本発明では第２図に示すよ
うにp+型チヤネルドープ領域１２のあるｐ型シ
リコン基板表面部分をエツチングして凹ませる。
即ち基板１０の表面にホトレジスト２４を塗布
し、パターニングして領域１２形成部分に窓Ｗを
あけ、このパターニングしたレジスト２４をマス
クとしてシリコンのエツチングを行なつて1000
〔Å〕程度の深さのくぼみＨを作る。次いで再び
レジスト２４をマスクとしてボロンＢなどの不純
物をイオン打込みしp+型チヤネルドープ領域１
２を作る。以後は通常の工程により図ｂに示すよ
うにゲート酸化膜１４、ソース、ドレイン領域１
６，１８、ゲート電極２０を作る。このようにす
るとくぼみＨがあるのでゲート電極等のパターニ
ングの際のマスク合せが容易となり、フイールド
酸化膜２２の中間所定位置、本例では中央に正し
くゲート電極２０、ゲート酸化膜１４を形成する
ことができる。またチヤネルドープ領域１２の形
成に際しては深いイオン打込みを行なうことにな
るが、この場合は当然ホトレジスト膜２４を厚く
しないと不純物イオンが貫通してしまいレジスト
膜の用をなさなくなる。しかし厚いレジスト膜２
４は微細な、または高精度なパターニングが困難
である。この点エツチングしてくぼみＨを作つて
おき、かゝる状態でイオン打込みを行なえば、イ
オン打込み深さはくぼみＨの深さ分だけ減少でき
るからレジスト膜２４は薄くてよく、微細、高密
度素子形成が可能になる。またフイールド酸化膜
２２の形成工程等により基板表面には表面欠陥が
生じたまた汚染されている恐れがあるが、くぼみ
Ｈ形成のため表面をエツチングして除去するとこ
れらの表面欠陥、汚染も同時に除去される。なお
チヤネルは領域１２の表面部分、およびその両側
のソース、ドレインに至る基板表面部分からな
り、エツチングされるのは前者の部分のみで後者
はエツチングされないが、この形のトランジスタ
で実効的なチヤネルを形成するのは前者であるか
ら表面欠陥、汚染除去による利点は充分得られ
る。
ル構成が得られるMOSトランジスタ構造を提案
するものである。即ち本発明では第２図に示すよ
うにp+型チヤネルドープ領域１２のあるｐ型シ
リコン基板表面部分をエツチングして凹ませる。
即ち基板１０の表面にホトレジスト２４を塗布
し、パターニングして領域１２形成部分に窓Ｗを
あけ、このパターニングしたレジスト２４をマス
クとしてシリコンのエツチングを行なつて1000
〔Å〕程度の深さのくぼみＨを作る。次いで再び
レジスト２４をマスクとしてボロンＢなどの不純
物をイオン打込みしp+型チヤネルドープ領域１
２を作る。以後は通常の工程により図ｂに示すよ
うにゲート酸化膜１４、ソース、ドレイン領域１
６，１８、ゲート電極２０を作る。このようにす
るとくぼみＨがあるのでゲート電極等のパターニ
ングの際のマスク合せが容易となり、フイールド
酸化膜２２の中間所定位置、本例では中央に正し
くゲート電極２０、ゲート酸化膜１４を形成する
ことができる。またチヤネルドープ領域１２の形
成に際しては深いイオン打込みを行なうことにな
るが、この場合は当然ホトレジスト膜２４を厚く
しないと不純物イオンが貫通してしまいレジスト
膜の用をなさなくなる。しかし厚いレジスト膜２
４は微細な、または高精度なパターニングが困難
である。この点エツチングしてくぼみＨを作つて
おき、かゝる状態でイオン打込みを行なえば、イ
オン打込み深さはくぼみＨの深さ分だけ減少でき
るからレジスト膜２４は薄くてよく、微細、高密
度素子形成が可能になる。またフイールド酸化膜
２２の形成工程等により基板表面には表面欠陥が
生じたまた汚染されている恐れがあるが、くぼみ
Ｈ形成のため表面をエツチングして除去するとこ
れらの表面欠陥、汚染も同時に除去される。なお
チヤネルは領域１２の表面部分、およびその両側
のソース、ドレインに至る基板表面部分からな
り、エツチングされるのは前者の部分のみで後者
はエツチングされないが、この形のトランジスタ
で実効的なチヤネルを形成するのは前者であるか
ら表面欠陥、汚染除去による利点は充分得られ
る。
またパンチスルー防止対策としては第３図に示
すようにｐ型シリコン基板１０の表面のn+層に
該層を貫通する溝を作つて分離してソース、ドレ
イン領域１６，１８を作り、この溝上に絶縁層１
４を介してゲート電極２０を被着してなる溝型
MOSトランジスタも考えられている。この型の
トランジスタはチヤネル部が凹んでいる点で本発
明トランジスタと似ているが、チヤネルドープ領
域１２がなく、即ちパンチスルー防止手段が異な
り、またゲート電極２０の下部大部分へ高不純物
濃度のソース、ドレイン領域が入り込んでいるの
で大きなミラーキヤパシタンスが形成されるが、
本発明素子ではチヤネルが形成されるとミラーキ
ヤパシタンスが生じるものの、チヤネルが形成さ
れないオフ状態ではかゝるものは存在しないとい
う点で相違がある。
すようにｐ型シリコン基板１０の表面のn+層に
該層を貫通する溝を作つて分離してソース、ドレ
イン領域１６，１８を作り、この溝上に絶縁層１
４を介してゲート電極２０を被着してなる溝型
MOSトランジスタも考えられている。この型の
トランジスタはチヤネル部が凹んでいる点で本発
明トランジスタと似ているが、チヤネルドープ領
域１２がなく、即ちパンチスルー防止手段が異な
り、またゲート電極２０の下部大部分へ高不純物
濃度のソース、ドレイン領域が入り込んでいるの
で大きなミラーキヤパシタンスが形成されるが、
本発明素子ではチヤネルが形成されるとミラーキ
ヤパシタンスが生じるものの、チヤネルが形成さ
れないオフ状態ではかゝるものは存在しないとい
う点で相違がある。
第４図は本発明素子の製造工程の一例を示す。
ｐ型シリコン基板１０に選択酸化法その他既知の
適宜の方法で、素子形成領域を表出して選択的
にフイールド酸化膜２２およびチヤネルカツト２
４を作り、同図ａの状態とする。次いで素子形成
領域の基板表面を熱酸化して1000〔Å〕程度の
酸化膜２６を作り、同図ｂの状態とする。次に図
ｃに示すようにレジスト２８を塗布しかつパター
ニングして窓Ｗをあけ、このパターニングしたレ
ジスト膜２８をマスクとしてボロンなどのｐ型不
純物のイオン打込みを行ない、チヤネルドープ領
域１２を形成する。次にレジストを除去し、イオ
ン打込み部の活性化を兼ねて熱酸化し、図ｄに示
すように200〔Å〕程度の厚みのゲート酸化膜１４
を作る。このゲート酸化膜１４は、露出していた
チヤネルドープ領域１２の表面に食い込み（周知
のように熱酸化層は基板内および基板外へほヾ半
分ずつ食い込み及び膨出した状態で形成される）、
且つ周囲の酸化膜２６は1100〔Å〕程に膜厚が増
加するためシリコン基板１０のエツチングを行な
わなくても基板表面にはくぼみが生じる。このく
ぼみをマークとしてマスク位置合せを行ない、通
常の工程で同図ｅのようにゲート電極２０および
ゲート酸化膜１４のパターニング、ソース、ドレ
イン領域１６，１８の形成を行なう。
ｐ型シリコン基板１０に選択酸化法その他既知の
適宜の方法で、素子形成領域を表出して選択的
にフイールド酸化膜２２およびチヤネルカツト２
４を作り、同図ａの状態とする。次いで素子形成
領域の基板表面を熱酸化して1000〔Å〕程度の
酸化膜２６を作り、同図ｂの状態とする。次に図
ｃに示すようにレジスト２８を塗布しかつパター
ニングして窓Ｗをあけ、このパターニングしたレ
ジスト膜２８をマスクとしてボロンなどのｐ型不
純物のイオン打込みを行ない、チヤネルドープ領
域１２を形成する。次にレジストを除去し、イオ
ン打込み部の活性化を兼ねて熱酸化し、図ｄに示
すように200〔Å〕程度の厚みのゲート酸化膜１４
を作る。このゲート酸化膜１４は、露出していた
チヤネルドープ領域１２の表面に食い込み（周知
のように熱酸化層は基板内および基板外へほヾ半
分ずつ食い込み及び膨出した状態で形成される）、
且つ周囲の酸化膜２６は1100〔Å〕程に膜厚が増
加するためシリコン基板１０のエツチングを行な
わなくても基板表面にはくぼみが生じる。このく
ぼみをマークとしてマスク位置合せを行ない、通
常の工程で同図ｅのようにゲート電極２０および
ゲート酸化膜１４のパターニング、ソース、ドレ
イン領域１６，１８の形成を行なう。
この製造工程ではシリコン基板のエツチングは
行なわないが（その代り酸化膜のエツチングをす
る）酸化により段差を作り、また表面チヤネル部
の浄化を行なうことができる。また実効的なチヤ
ネルとなる領域１２上の酸化膜１４に比較しその
両側チヤネル上の酸化膜は厚くなるが、これは次
のような利点を生じる。即ちFETではゲート酸
化膜を薄くするとｇｍが上り、短チヤネル効果が
減少するが、その一方では僅かな欠陥によりゲー
ト電極の絶縁不良、短絡などの事故を起す。この
点、第４図の工程で作られたFETは実効チヤネ
ル部のゲート酸化膜厚が薄く、従つてｇｍ大、短
チヤネル効果僅少の利点が得られ、しかもこの部
分は短くて直ちにその両側（ソース、ドレイン近
傍）の厚いゲート酸化膜に連なつてしまうので、
欠陥による絶縁不良、短絡事故は発生する確率が
少ない。
行なわないが（その代り酸化膜のエツチングをす
る）酸化により段差を作り、また表面チヤネル部
の浄化を行なうことができる。また実効的なチヤ
ネルとなる領域１２上の酸化膜１４に比較しその
両側チヤネル上の酸化膜は厚くなるが、これは次
のような利点を生じる。即ちFETではゲート酸
化膜を薄くするとｇｍが上り、短チヤネル効果が
減少するが、その一方では僅かな欠陥によりゲー
ト電極の絶縁不良、短絡などの事故を起す。この
点、第４図の工程で作られたFETは実効チヤネ
ル部のゲート酸化膜厚が薄く、従つてｇｍ大、短
チヤネル効果僅少の利点が得られ、しかもこの部
分は短くて直ちにその両側（ソース、ドレイン近
傍）の厚いゲート酸化膜に連なつてしまうので、
欠陥による絶縁不良、短絡事故は発生する確率が
少ない。
以上の説明から明らかなように本発明によれば
位置合せが容易なので微細パターンの短チヤネル
MOSトランジスタが形成でき、LSIなどに好適
である。またチヤネル部の段差製造工程で表面欠
陥および汚染除去がなされ、更に実効チヤネル部
の薄いゲート酸化膜、そのソース、ドレイン側の
厚いゲート酸化膜構造により、ｇｍ大、耐圧大、
短チヤネル効果小などの利点が得られる。
位置合せが容易なので微細パターンの短チヤネル
MOSトランジスタが形成でき、LSIなどに好適
である。またチヤネル部の段差製造工程で表面欠
陥および汚染除去がなされ、更に実効チヤネル部
の薄いゲート酸化膜、そのソース、ドレイン側の
厚いゲート酸化膜構造により、ｇｍ大、耐圧大、
短チヤネル効果小などの利点が得られる。
第１図ａ，ｂは従来の短チヤネル効果防止付き
トランジスタの構造を説明する断面図、第２図
ａ，ｂは本発明の実施例を示す概略断面図、第３
図は他の短チヤネル効果防止手段を持つトランジ
スタを説明する断面図、第４図ａ〜ｅは本発明に
係るトランジスタの製造工程の一例を示す断面図
である。 図面で１６，１８はソース、ドレイン領域、１
０は基板、１２は高不純物濃度領域、２０はゲー
ト電極である。
トランジスタの構造を説明する断面図、第２図
ａ，ｂは本発明の実施例を示す概略断面図、第３
図は他の短チヤネル効果防止手段を持つトランジ
スタを説明する断面図、第４図ａ〜ｅは本発明に
係るトランジスタの製造工程の一例を示す断面図
である。 図面で１６，１８はソース、ドレイン領域、１
０は基板、１２は高不純物濃度領域、２０はゲー
ト電極である。
Claims (1)
- １ 「ソース、ドレイン領域間の基板表面中央
に、該ソース、ドレイン領域から離間して凹部を
設け、該凹部に基板と同一導電型の高濃度不純物
領域を形成し、該凹部基板表面及びその両側のソ
ース、ドレイン領域に至る平坦な基板表面に絶縁
層を設け、該絶縁層上において、該凹部及びその
両側のソース、ドレイン領域に至る平坦な領域に
ゲート電極を取り付け、該絶縁層は凹部基板表面
上で薄く、該凹部両側の平坦な基板表面上では厚
く形成し、該ソース、ドレイン領域は、前記凹部
の側面の前記絶縁層に対して前記基板を介して離
間される様に形成されてなることを特徴とする
MOS型電界効果トランジスタ。」。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9142079A JPS5615080A (en) | 1979-07-18 | 1979-07-18 | Mos type field effect transistor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9142079A JPS5615080A (en) | 1979-07-18 | 1979-07-18 | Mos type field effect transistor |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5615080A JPS5615080A (en) | 1981-02-13 |
| JPH0429233B2 true JPH0429233B2 (ja) | 1992-05-18 |
Family
ID=14025869
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9142079A Granted JPS5615080A (en) | 1979-07-18 | 1979-07-18 | Mos type field effect transistor |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5615080A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6252969A (ja) * | 1985-08-30 | 1987-03-07 | Nippon Texas Instr Kk | 絶縁ゲ−ト型電界効果半導体装置 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5636567B2 (ja) * | 1973-10-17 | 1981-08-25 | ||
| JPS5227280A (en) * | 1975-08-25 | 1977-03-01 | Sony Corp | Method to form pinholes |
| JPS5391381A (en) * | 1977-01-22 | 1978-08-11 | Hitachi Ltd | Method of producing printed circuit board |
-
1979
- 1979-07-18 JP JP9142079A patent/JPS5615080A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5615080A (en) | 1981-02-13 |
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