JPH0429428A - フレーム同期回路 - Google Patents
フレーム同期回路Info
- Publication number
- JPH0429428A JPH0429428A JP2133369A JP13336990A JPH0429428A JP H0429428 A JPH0429428 A JP H0429428A JP 2133369 A JP2133369 A JP 2133369A JP 13336990 A JP13336990 A JP 13336990A JP H0429428 A JPH0429428 A JP H0429428A
- Authority
- JP
- Japan
- Prior art keywords
- pattern
- frame
- circuit
- bits
- input
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Time-Division Multiplex Systems (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、デジタル信号のフレーム同期を確立するため
の回路に関する。
の回路に関する。
従来の技術
第４図は従来のフレームパターン検・出回路の構成を示
しており、第５図は入力データのフレーム構成を示して
いる。フレームは７６８ビットからなり、フレームパタ
ーンは“０”、“０″、“Ｏ″“０”、“１”、“１”
２ “ｌ”、“１″である。
しており、第５図は入力データのフレーム構成を示して
いる。フレームは７６８ビットからなり、フレームパタ
ーンは“０”、“０″、“Ｏ″“０”、“１”、“１”
２ “ｌ”、“１″である。
第４図において、所定のフレームパターンを挿入した入
力データおよび入力クロックを線路１および２から入力
する。３は入力データを１ビットずつシフトさせる８段
のシフトレジスタであり、８ビットの並列データを一致
パターン判定回路４と不一致パターン判定回路５に出力
する。一致パターン判定回路４は、フレームカウンタ６
からパターン検出タイミングパルスが入力された際、シ
フトレジスタ３からの人カバターンと所定のフレームカ
ウンタ “ｌ”、“１”、“１”、“１”とを比較し、パターン
が一致した場合に一致パターン判定信号を１ビットシフ
ト発生回路７に出力する。不一致パターン判定回路５は
、フレームカウンタ６からパターン検出タイミングパル
スが入力された際、シフトレジスタ３からの入カバター
ンと所定のフレームパターン“Ｏ″、“０″、′Ｏ″、
′０”・１・、・１”、”１″、′１”とを比較し、パ
ターンが不一致の場合に不一致パターン判定信号を１ビ
ットシフト発生回路７に出力する。１ビットシフト発生
回路７は、不一致パターン判定信号が入力すると、シフ
トレジスタ３の入力クロックの１クロツク禁止を行なう
ための１ビットシフト信号を論理和素子８に出力する。
力データおよび入力クロックを線路１および２から入力
する。３は入力データを１ビットずつシフトさせる８段
のシフトレジスタであり、８ビットの並列データを一致
パターン判定回路４と不一致パターン判定回路５に出力
する。一致パターン判定回路４は、フレームカウンタ６
からパターン検出タイミングパルスが入力された際、シ
フトレジスタ３からの人カバターンと所定のフレームカ
ウンタ “ｌ”、“１”、“１”、“１”とを比較し、パターン
が一致した場合に一致パターン判定信号を１ビットシフ
ト発生回路７に出力する。不一致パターン判定回路５は
、フレームカウンタ６からパターン検出タイミングパル
スが入力された際、シフトレジスタ３からの入カバター
ンと所定のフレームパターン“Ｏ″、“０″、′Ｏ″、
′０”・１・、・１”、”１″、′１”とを比較し、パ
ターンが不一致の場合に不一致パターン判定信号を１ビ
ットシフト発生回路７に出力する。１ビットシフト発生
回路７は、不一致パターン判定信号が入力すると、シフ
トレジスタ３の入力クロックの１クロツク禁止を行なう
ための１ビットシフト信号を論理和素子８に出力する。
次に上記従来例の動作について説明する。一致パターン
判定回路４および不一致パターン判定回路５は、フレー
ムカウンタ６からパターン検出タイミングパルスが入力
された際に、入力データのパターンを所定のフレームパ
ターンと比較する。
判定回路４および不一致パターン判定回路５は、フレー
ムカウンタ６からパターン検出タイミングパルスが入力
された際に、入力データのパターンを所定のフレームパ
ターンと比較する。
ここでパターンが一致せず、不一致パターン判定信号が
出力された場合、１ビットシフト発生回路７はシフトレ
ジスタの入力クロックを１クロツク禁止させるための１
ビットシフト信号を出力する。これにより、論理和素子
８はシフトレジスタ３への入力クロックを禁止する。し
たがって、次のパターン比較時には入力データが１ビッ
トシフトされた状態となっている。この入力データのパ
ターン比較位置の１ビットシフトを繰り返すことにより
、所定のフレームパターン位置の検出が可能となる。一
致パターン判定回路４でパターンが一致し、一致パター
ン判定信号を出力した場合は、１ビットシフト発生回路
７は作動せず、論理和素子８において入力クロックの禁
止を行なうことなくパターン一致状態を保持する。
出力された場合、１ビットシフト発生回路７はシフトレ
ジスタの入力クロックを１クロツク禁止させるための１
ビットシフト信号を出力する。これにより、論理和素子
８はシフトレジスタ３への入力クロックを禁止する。し
たがって、次のパターン比較時には入力データが１ビッ
トシフトされた状態となっている。この入力データのパ
ターン比較位置の１ビットシフトを繰り返すことにより
、所定のフレームパターン位置の検出が可能となる。一
致パターン判定回路４でパターンが一致し、一致パター
ン判定信号を出力した場合は、１ビットシフト発生回路
７は作動せず、論理和素子８において入力クロックの禁
止を行なうことなくパターン一致状態を保持する。
このように、上記従来のフレーム周期回路では、不一致
パターンを検出した際の人力クロックの１クロツク禁止
による入力データの１ビットシフトを繰り返すことによ
り、フレームパターン位置を検出し、フレーム同期の確
立を行なっていた。
パターンを検出した際の人力クロックの１クロツク禁止
による入力データの１ビットシフトを繰り返すことによ
り、フレームパターン位置を検出し、フレーム同期の確
立を行なっていた。
発明が解決しようとする課題
しかしながら、フレームパターンを集中配置したデジタ
ル信号を受信してフレーム同期を確立する上記従来のフ
レーム同期回路では、入力データの１ビットシフトを繰
り返すことによりフレームパターン位置を検出している
ため、フレーム同期を確立するまでに時間がかかるとい
う問題があった。
ル信号を受信してフレーム同期を確立する上記従来のフ
レーム同期回路では、入力データの１ビットシフトを繰
り返すことによりフレームパターン位置を検出している
ため、フレーム同期を確立するまでに時間がかかるとい
う問題があった。
本発明は、このような従来の問題を解決するものであり
、フレーム同期を確立するまでの時間を短縮することの
できるフレーム同期回路を提供することを目的とする。
、フレーム同期を確立するまでの時間を短縮することの
できるフレーム同期回路を提供することを目的とする。
課題を解決するための手段
本発明は、上記目的を達成するために、フレームパター
ンを集中配置したデジタル信号を受信してフレーム同期
確立のための所定のフレームパターンと比較し、受信し
たフレームパターンがＮ＋１ビット以上遅れたパターン
であったときは入力データをＮ＋１ビットシフトさせ、
１〜Ｎビット遅れたパターンであったときは入力データ
を１ビットシフトさせ、るように構成したものである。
ンを集中配置したデジタル信号を受信してフレーム同期
確立のための所定のフレームパターンと比較し、受信し
たフレームパターンがＮ＋１ビット以上遅れたパターン
であったときは入力データをＮ＋１ビットシフトさせ、
１〜Ｎビット遅れたパターンであったときは入力データ
を１ビットシフトさせ、るように構成したものである。
作用
本発明は、上記のような構成により、次のような作用を
有する。すなわち、フレームパターンを集中配置したデ
ジタル信号を受信してフレーム同期のための所定のフレ
ームパターンと比較した結果、Ｎ＋１ビット以上遅れた
不一致パターンであったとき入力データをＮ＋１ビット
シフトさせ、１〜Ｎビット遅れたパターンであったとき
だけ入力データを１ビットシフトさせるので、フレーム
同期を確立するまでの時間を短縮できる効果を有する。
有する。すなわち、フレームパターンを集中配置したデ
ジタル信号を受信してフレーム同期のための所定のフレ
ームパターンと比較した結果、Ｎ＋１ビット以上遅れた
不一致パターンであったとき入力データをＮ＋１ビット
シフトさせ、１〜Ｎビット遅れたパターンであったとき
だけ入力データを１ビットシフトさせるので、フレーム
同期を確立するまでの時間を短縮できる効果を有する。
実施例
第１図は本発明の一実施例の構成を示しており、フレー
ムパターンを遅延ビットがＮ＝３ （３ビット以内の遅
延したパターンまで検出する）を例にとり説明する。第
１図において、１１および１２は所定のフレームパター
ンを挿入した入力データおよび人力クロックを入力する
ための線路である。１３は８段のシフトレジスタであり
、８ビットの並列データを出力する。１４は一致パター
ン判定回路であり、フレームカウンタ１９からパターン
検出タイミングパルスが入力された際、シフトレジスタ
１３からの入カバターンと所定のフレームパターン“Ｏ
”、“Ｏ”、“０″。
ムパターンを遅延ビットがＮ＝３ （３ビット以内の遅
延したパターンまで検出する）を例にとり説明する。第
１図において、１１および１２は所定のフレームパター
ンを挿入した入力データおよび人力クロックを入力する
ための線路である。１３は８段のシフトレジスタであり
、８ビットの並列データを出力する。１４は一致パター
ン判定回路であり、フレームカウンタ１９からパターン
検出タイミングパルスが入力された際、シフトレジスタ
１３からの入カバターンと所定のフレームパターン“Ｏ
”、“Ｏ”、“０″。
“Ｏ″ “１″、“１”、“１″、“１”とを比較し
、パターンが一致した場合に一致パターン判定信号を出
力する。１５は不一致パターン判定回路であり、フレー
ムカウンタ１９からパターン検出タイミングパルスが入
力された際、シフトレジスタ１３からの入カバターンと
所定のフレームパターンとを比較し、パターンが所定の
フレームパターンと一致しなかった場合に不一致パター
ン判定信号を出力する。１６は遅延パターン判定回路で
あり、フレームカウンタ１９からパターン検出タイミン
グパルスが入力された際、シフトレジスタ１３からの入
カバターンと所定のフレームパターンを３ビット以内遅
延させたパターンとを比較し、入カバターンがフレーム
パターンの３ビット以内の遅延したパターンであった場
合に遅延パターン判定信号を出力する。１７はビットシ
フト判定回路であり、パターンの判定信号によりシフト
するビット数を変え、シフトするビット長の長さをもつ
ビットシフト判定信号を論理和素子１８に出力する。論
理和素子１８は、ビットシフト判定回路１７からの信号
が入力されたとき、シフトレジスタ１３の入力クロック
を禁止する。１９はフレームカウンタであり、入力クロ
ックをカウントし、一致パターン判定回路１４、不一致
パターン判定回路１５および遅延パターン判定回路１６
におけるパターン検出のタイミングを指定するパターン
検出タイミングパルスを出力する。第２図には、一致パ
ターン判定回路１４、不一致パターン判定回路１５およ
び遅延パターン判定回路１６のそれぞれにおける検出す
るパターンと出力信号およびシフトするビット数の対応
関係が示されている。
、パターンが一致した場合に一致パターン判定信号を出
力する。１５は不一致パターン判定回路であり、フレー
ムカウンタ１９からパターン検出タイミングパルスが入
力された際、シフトレジスタ１３からの入カバターンと
所定のフレームパターンとを比較し、パターンが所定の
フレームパターンと一致しなかった場合に不一致パター
ン判定信号を出力する。１６は遅延パターン判定回路で
あり、フレームカウンタ１９からパターン検出タイミン
グパルスが入力された際、シフトレジスタ１３からの入
カバターンと所定のフレームパターンを３ビット以内遅
延させたパターンとを比較し、入カバターンがフレーム
パターンの３ビット以内の遅延したパターンであった場
合に遅延パターン判定信号を出力する。１７はビットシ
フト判定回路であり、パターンの判定信号によりシフト
するビット数を変え、シフトするビット長の長さをもつ
ビットシフト判定信号を論理和素子１８に出力する。論
理和素子１８は、ビットシフト判定回路１７からの信号
が入力されたとき、シフトレジスタ１３の入力クロック
を禁止する。１９はフレームカウンタであり、入力クロ
ックをカウントし、一致パターン判定回路１４、不一致
パターン判定回路１５および遅延パターン判定回路１６
におけるパターン検出のタイミングを指定するパターン
検出タイミングパルスを出力する。第２図には、一致パ
ターン判定回路１４、不一致パターン判定回路１５およ
び遅延パターン判定回路１６のそれぞれにおける検出す
るパターンと出力信号およびシフトするビット数の対応
関係が示されている。
次に上記実施例の動作について、第１図および第３図を
参照して説明する。一致パターン判定回路１４、不一致
パターン判定回路１５および遅延パターン判定回路１６
は、フレームカウンタ１９からのパターン検出タイミン
グパルスが入力された際に、入力データのパターンを所
定のフレームパターンや３ビット以内の遅延したパター
ンと比較する。ここで入カバターンが所定のフレームパ
ターンと一致せず、不一致パターン判定信号だけが不一
致パターン判定回路１５から出力された場合、ビットシ
フト判定回路１７と論理和素子１８において入力りＯツ
クを４クロツク禁止させる（第３図の’ｌ’ｔ）。これ
により、次のパターン比較時には、入力データが４ビッ
トシフトされた状態となっている（第３図の７２）。こ
の入力データのパターン比較位置の４ビットシフトを繰
り返すことにより、フレームパターンと一致したパター
ンまたは３ビット以内の遅延したパターンの検出が可能
となる。
参照して説明する。一致パターン判定回路１４、不一致
パターン判定回路１５および遅延パターン判定回路１６
は、フレームカウンタ１９からのパターン検出タイミン
グパルスが入力された際に、入力データのパターンを所
定のフレームパターンや３ビット以内の遅延したパター
ンと比較する。ここで入カバターンが所定のフレームパ
ターンと一致せず、不一致パターン判定信号だけが不一
致パターン判定回路１５から出力された場合、ビットシ
フト判定回路１７と論理和素子１８において入力りＯツ
クを４クロツク禁止させる（第３図の’ｌ’ｔ）。これ
により、次のパターン比較時には、入力データが４ビッ
トシフトされた状態となっている（第３図の７２）。こ
の入力データのパターン比較位置の４ビットシフトを繰
り返すことにより、フレームパターンと一致したパター
ンまたは３ビット以内の遅延したパターンの検出が可能
となる。
一方、第３図のＴ１１において、遅延パターン判定回路
１６が２ビット遅延したパターンを検出し、遅延パター
ン判定信号を出力し、不一致パターン判定回路１５から
も不一致パターン判定信号が出力されると、この２つの
信号の出力により、ビットシフト判定回路１７と論理和
素子１８によりシフトレジスタ１３の大力クロックを１
クロツク禁止する。これにより、次のパターン比較時に
は、入力データが１ビットシフトされた状態となってい
る（第３図の７４）。
１６が２ビット遅延したパターンを検出し、遅延パター
ン判定信号を出力し、不一致パターン判定回路１５から
も不一致パターン判定信号が出力されると、この２つの
信号の出力により、ビットシフト判定回路１７と論理和
素子１８によりシフトレジスタ１３の大力クロックを１
クロツク禁止する。これにより、次のパターン比較時に
は、入力データが１ビットシフトされた状態となってい
る（第３図の７４）。
第３図のＴ４においても、上記例と同じ（遅延パターン
判定回路１６が遅延パターン検出信号を出力し、不一致
パターン判定回路１５からも不一致パターン判定信号が
出力されると、ビットシフト判定回路１７と論理和素子
１８によりシフトレジスタ１３の入力クロックを１クロ
ツク禁止する。これにより、次のパターン比較時には、
入カバターンと所定フレームパターンが一致しフレーム
同期確立ができる（第３図の’ｌ”ａ）。
判定回路１６が遅延パターン検出信号を出力し、不一致
パターン判定回路１５からも不一致パターン判定信号が
出力されると、ビットシフト判定回路１７と論理和素子
１８によりシフトレジスタ１３の入力クロックを１クロ
ツク禁止する。これにより、次のパターン比較時には、
入カバターンと所定フレームパターンが一致しフレーム
同期確立ができる（第３図の’ｌ”ａ）。
第３図のＴ６以後は、パターンがフレームパターンと一
致し、一致パターン判定回路１４から一致パターン判定
償号が出力される。この場合は、ビットシフト判定回路
１７と論理和素子１８による入力クロックの禁止を行な
わず、パターン一致状態を保持する。
致し、一致パターン判定回路１４から一致パターン判定
償号が出力される。この場合は、ビットシフト判定回路
１７と論理和素子１８による入力クロックの禁止を行な
わず、パターン一致状態を保持する。
このように上記実施例によれば、４ビット以上遅れた不
一致パターンを検出したとき入力データを４ビットシフ
トさせ、１〜３ビット遅れた遅延パターンを検出したと
きだけ入力データを１ビ。
一致パターンを検出したとき入力データを４ビットシフ
トさせ、１〜３ビット遅れた遅延パターンを検出したと
きだけ入力データを１ビ。
トシフトさせるため、フレーム同期を確立するまでの時
間を短縮することができる。
間を短縮することができる。
発明の効果
本発明は、上記実施例から明らかなように、フレームパ
ターンを集中配置したデジタル信号を受信してフレーム
同期確立のための所定のフレームパターンと比較し、比
較結果が、Ｎ＋１以上遅れた不一致パターンであったと
きは入力データをＮ＋１ビットシフトさせ、１〜Ｎビッ
ト遅れた遅延パターンであったときは入力データを１ビ
ットシフトさせるので、パターン比較位置と所定フレー
ムパターンが大きく離れているときは入力データのビッ
トシフトが大きくなり、数ビット遅れた場合はビットシ
フトが小さくなるので、フレーム同期を確立するまでの
時間を短縮することができるという効果を有する。
ターンを集中配置したデジタル信号を受信してフレーム
同期確立のための所定のフレームパターンと比較し、比
較結果が、Ｎ＋１以上遅れた不一致パターンであったと
きは入力データをＮ＋１ビットシフトさせ、１〜Ｎビッ
ト遅れた遅延パターンであったときは入力データを１ビ
ットシフトさせるので、パターン比較位置と所定フレー
ムパターンが大きく離れているときは入力データのビッ
トシフトが大きくなり、数ビット遅れた場合はビットシ
フトが小さくなるので、フレーム同期を確立するまでの
時間を短縮することができるという効果を有する。
第１図は本発明の一実施例におけるフレーム同期回路の
ブロック図、第２図は本発明の一実施例におけるパター
ン判定回路の出力信号と検出するパターンおよびシフト
するビット数の対応関係を表わす図、第３図は本発明の
一実施例におけるフレーム同期確立の手順を示す説明図
、第４図は従来のフレーム同期回路のブロック図、第５
図は従来例におけるフレームの構成図である。 １１・・・入力データ用線路、１２・・・入力クロック
用線路、１３・・・８段シフトレジスタ、１４・・・一
致パターン判定回路、１５・・・不一致パターン判定回
路、１６・・・遅延パターン判定回路、１７・・・ビッ
トシフト判定回路、１８・・・論理和素子、１９・・・
フレームカウンタ。 代理人の氏名 弁理士 粟 野 重 孝 はか１名区 〈 Ｑ
ブロック図、第２図は本発明の一実施例におけるパター
ン判定回路の出力信号と検出するパターンおよびシフト
するビット数の対応関係を表わす図、第３図は本発明の
一実施例におけるフレーム同期確立の手順を示す説明図
、第４図は従来のフレーム同期回路のブロック図、第５
図は従来例におけるフレームの構成図である。 １１・・・入力データ用線路、１２・・・入力クロック
用線路、１３・・・８段シフトレジスタ、１４・・・一
致パターン判定回路、１５・・・不一致パターン判定回
路、１６・・・遅延パターン判定回路、１７・・・ビッ
トシフト判定回路、１８・・・論理和素子、１９・・・
フレームカウンタ。 代理人の氏名 弁理士 粟 野 重 孝 はか１名区 〈 Ｑ
Claims (1)
- フレームパターンを集中配置したデジタル信号を受信し
てフレーム同期確立のための所定のフレームパターンと
比較し、一致したパターンと１〜Ｎビット遅れたパター
ンとＮ＋１ビット以上遅れた不一致パターンとを判定し
てその結果を出力する回路と、Ｎ＋１ビット以上遅れた
パターンであったときは入力データをＮ＋１ビットシフ
トさせ、１〜Ｎビット遅れたパターンであったときは入
力データを１ビットシフトさせる回路とを備えたフレー
ム同期回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2133369A JPH0429428A (ja) | 1990-05-23 | 1990-05-23 | フレーム同期回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2133369A JPH0429428A (ja) | 1990-05-23 | 1990-05-23 | フレーム同期回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0429428A true JPH0429428A (ja) | 1992-01-31 |
Family
ID=15103119
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2133369A Pending JPH0429428A (ja) | 1990-05-23 | 1990-05-23 | フレーム同期回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0429428A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US12179576B2 (en) | 2018-10-31 | 2024-12-31 | Ti Automotive Technology Center Gmbh | Funnel insert for a filler tube of a fuel tank |
-
1990
- 1990-05-23 JP JP2133369A patent/JPH0429428A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US12179576B2 (en) | 2018-10-31 | 2024-12-31 | Ti Automotive Technology Center Gmbh | Funnel insert for a filler tube of a fuel tank |
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