JPH04294438A - チャネルパス選択方式 - Google Patents
チャネルパス選択方式Info
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- JPH04294438A JPH04294438A JP8110191A JP8110191A JPH04294438A JP H04294438 A JPH04294438 A JP H04294438A JP 8110191 A JP8110191 A JP 8110191A JP 8110191 A JP8110191 A JP 8110191A JP H04294438 A JPH04294438 A JP H04294438A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、チャネルパス選択方式
に係り、特に、電子計算機のチャネルサブシステムにお
けるチャネルパス選択方式に関する。
に係り、特に、電子計算機のチャネルサブシステムにお
けるチャネルパス選択方式に関する。
【０００２】
【従来の技術】チャネルパス選択方式に関する従来技術
として、例えば、特開平１−２３７７４５号公報等に記
載された技術が知られている。
として、例えば、特開平１−２３７７４５号公報等に記
載された技術が知られている。
【０００３】この従来技術は、チャネルサブシステムが
、入出力装置と一対一に対応したサブチャネルとチャネ
ルパスとを制御することにより入出力処理を実行するも
のであり、チャネルパスの選択を行うために、ローテー
ションアルゴリズム（Ｒｏｔａｔｉｏｎ Ａｌｇｏｒｉ
ｓｍ）を使用している。
、入出力装置と一対一に対応したサブチャネルとチャネ
ルパスとを制御することにより入出力処理を実行するも
のであり、チャネルパスの選択を行うために、ローテー
ションアルゴリズム（Ｒｏｔａｔｉｏｎ Ａｌｇｏｒｉ
ｓｍ）を使用している。
【０００４】ローテーションアルゴリズムを使用するチ
ャネルパスの選択は、予め定められた順序に従い経路の
選択を行うという方法である。以下、この方法を図面に
より説明する。
ャネルパスの選択は、予め定められた順序に従い経路の
選択を行うという方法である。以下、この方法を図面に
より説明する。
【０００５】図１は本発明の一実施例の構成を示すブロ
ック図であると共に、従来技術の構成をも示すブロック
図である。図１において、１０、１１は中央処理装置（
ＣＰＵ）、１Ａはメインストレージ、１３−１、１３−
２は入出力制御装置（ＣＵ）、１４はサブチャネル、１
５−１、１−５２はチャネル制御装置（ＣＨＣ）、１７
−１、１７−２はチャネルスイッチ、１８−１、１８−
２は入出力（Ｉ／Ｏ）装置、１９はＩ／Ｏキューブロッ
ク（ＩＯＱＢ）である。
ック図であると共に、従来技術の構成をも示すブロック
図である。図１において、１０、１１は中央処理装置（
ＣＰＵ）、１Ａはメインストレージ、１３−１、１３−
２は入出力制御装置（ＣＵ）、１４はサブチャネル、１
５−１、１−５２はチャネル制御装置（ＣＨＣ）、１７
−１、１７−２はチャネルスイッチ、１８−１、１８−
２は入出力（Ｉ／Ｏ）装置、１９はＩ／Ｏキューブロッ
ク（ＩＯＱＢ）である。
【０００６】図示システムは、ＣＰＵ１０、１１と、Ｃ
ＨＣ１５−１、１５−２と、ＣＵ１３−１、１３−２と
、Ｉ／Ｏ装置１８−１、１８−２とを備えて構成され、
ＣＰＵ１０または１１からＩ／Ｏ装置１８−１または１
８−２に対して、起動インタフェース１Ｂまたは１Ｃを
介して起動があると、ＣＨＣ１５−１、１５−２が、サ
ブチャネルとチャネルパスとを制御することによりＩ／
Ｏ装置１８−１または１８−２を起動して入出力制御を
実行する。
ＨＣ１５−１、１５−２と、ＣＵ１３−１、１３−２と
、Ｉ／Ｏ装置１８−１、１８−２とを備えて構成され、
ＣＰＵ１０または１１からＩ／Ｏ装置１８−１または１
８−２に対して、起動インタフェース１Ｂまたは１Ｃを
介して起動があると、ＣＨＣ１５−１、１５−２が、サ
ブチャネルとチャネルパスとを制御することによりＩ／
Ｏ装置１８−１または１８−２を起動して入出力制御を
実行する。
【０００７】いま、前述のように構成されるシステムに
おいて、例えば、ＣＨＣ１５−１のチャネルパス１６Ａ
、１６Ｂに対してチャネルパスＩＤ（ＣＨＰＩＤ）００
、０１が割り当てられ、００、０１のローテーション順
が決められているとする。そして、前回の入出力処理で
ＣＨＰＩＤ００の経路１６Ａが使用されたとする。
おいて、例えば、ＣＨＣ１５−１のチャネルパス１６Ａ
、１６Ｂに対してチャネルパスＩＤ（ＣＨＰＩＤ）００
、０１が割り当てられ、００、０１のローテーション順
が決められているとする。そして、前回の入出力処理で
ＣＨＰＩＤ００の経路１６Ａが使用されたとする。
【０００８】この場合、前記システムにおける次のＩ／
Ｏ装置起動は、次のローテーション順のＣＨＰＩＤ０１
の経路１６Ｂを使用して行われる。
Ｏ装置起動は、次のローテーション順のＣＨＰＩＤ０１
の経路１６Ｂを使用して行われる。
【０００９】従来技術は、このような概念によりチャネ
ルパスの効率的な利用を行おうとするものである。
ルパスの効率的な利用を行おうとするものである。
【００１０】
【発明が解決しようとする課題】前述したように動作す
る従来技術において、Ｉ／Ｏ装置１８−１及び１８−２
を起動する場合、２台のＣＨＣ１５−１及び１５−２は
、互いに独立したチャネル制御装置であるため、例えば
、ＣＰＵ１０がＩ／Ｏ装置１８−１及び１８−２を起動
する場合、ＣＰＵ１０は、両方のＣＨＣ１５−１、１５
−２を常に同時に起動する。
る従来技術において、Ｉ／Ｏ装置１８−１及び１８−２
を起動する場合、２台のＣＨＣ１５−１及び１５−２は
、互いに独立したチャネル制御装置であるため、例えば
、ＣＰＵ１０がＩ／Ｏ装置１８−１及び１８−２を起動
する場合、ＣＰＵ１０は、両方のＣＨＣ１５−１、１５
−２を常に同時に起動する。
【００１１】この結果、各ＣＨＣ１５−１、１５−２は
、サブチャネル１４の情報をもとに各ＣＨＣ配下のチャ
ネルパスの選択及び起動を他のＣＨＣとは独立に処理し
ようとする。ここで、チャネルパス１６Ａ〜１６ＤをＣ
ＨＰＩＤ００、０１、１０、１１とする。
、サブチャネル１４の情報をもとに各ＣＨＣ配下のチャ
ネルパスの選択及び起動を他のＣＨＣとは独立に処理し
ようとする。ここで、チャネルパス１６Ａ〜１６ＤをＣ
ＨＰＩＤ００、０１、１０、１１とする。
【００１２】いま、Ｉ／Ｏ装置１８−１を起動する場合
、このＩ／Ｏ装置１８−１は、チャネルパス１６Ａ〜１
６Ｄの全てに接続されているため、２台のＣＨＣ１５−
１及び１５−２のどちらか先にサブチャネル１４のアク
セスに成功した方により起動されることになる。
、このＩ／Ｏ装置１８−１は、チャネルパス１６Ａ〜１
６Ｄの全てに接続されているため、２台のＣＨＣ１５−
１及び１５−２のどちらか先にサブチャネル１４のアク
セスに成功した方により起動されることになる。
【００１３】また、起動される入出力装置がＩ／Ｏ装置
１８−２の場合、このＩ／Ｏ装置１８−２は、チャネル
パス１６Ａ、１６Ｂの２つのチャネルパスにのみ接続さ
れているため、ＣＨＣ１５−２に接続されているチャネ
ルパスがなく、ＣＨＣ１５−２から起動することができ
ない。
１８−２の場合、このＩ／Ｏ装置１８−２は、チャネル
パス１６Ａ、１６Ｂの２つのチャネルパスにのみ接続さ
れているため、ＣＨＣ１５−２に接続されているチャネ
ルパスがなく、ＣＨＣ１５−２から起動することができ
ない。
【００１４】このため、前述の従来技術は、ＣＨＣ１５
−２がＣＨＣ１５−１より先に、サブチャネル１４をア
クセスしてしまうと、ＣＨＣ１５−２に、Ｉ／Ｏ装置１
８−２に接続されているチャネルパスがないため、ＣＨ
Ｃ１５−２がＩ／Ｏ装置１８−２を起動することができ
ないことを認識するまでの間、ＣＨＣ１５−２が不要な
処理を実行しなければなず、また、ＣＨＣ１５−２がサ
ブチャネル１４をアクセスしている間ＣＨＣ１５−１が
サブチャネル１４をアクセスできないとすると、前記期
間ＣＨＣ１５−１も、Ｉ／Ｏ装置１８−２を起動するこ
とができなくなるという問題点を有している。
−２がＣＨＣ１５−１より先に、サブチャネル１４をア
クセスしてしまうと、ＣＨＣ１５−２に、Ｉ／Ｏ装置１
８−２に接続されているチャネルパスがないため、ＣＨ
Ｃ１５−２がＩ／Ｏ装置１８−２を起動することができ
ないことを認識するまでの間、ＣＨＣ１５−２が不要な
処理を実行しなければなず、また、ＣＨＣ１５−２がサ
ブチャネル１４をアクセスしている間ＣＨＣ１５−１が
サブチャネル１４をアクセスできないとすると、前記期
間ＣＨＣ１５−１も、Ｉ／Ｏ装置１８−２を起動するこ
とができなくなるという問題点を有している。
【００１５】すなわち、前述の従来技術は、複数台のチ
ャネル制御装置を含むシステムにおいて、一部のチャネ
ル制御装置にのみ接続することのできるチャネルパスを
持つ入出力装置と、全てのチャネル制御装置に接続する
ことのできるチャネルパスを持つ入出力装置とが混在す
る場合に、チャネル制御装置間の競合による入出力装置
への起動効率を低下させてしまうという問題点を有して
いる。
ャネル制御装置を含むシステムにおいて、一部のチャネ
ル制御装置にのみ接続することのできるチャネルパスを
持つ入出力装置と、全てのチャネル制御装置に接続する
ことのできるチャネルパスを持つ入出力装置とが混在す
る場合に、チャネル制御装置間の競合による入出力装置
への起動効率を低下させてしまうという問題点を有して
いる。
【００１６】本発明の目的は、前記従来技術の問題点を
解決し、それぞれ独立にチャネルパスを選択するチャネ
ル制御装置を複数台具備して構成されるシステムにおい
て、チャネル制御装置間の不要な競合をなくし、システ
ム全体の処理効率の向上を図ることのできるチャネルパ
ス選択方式を提供することにある。
解決し、それぞれ独立にチャネルパスを選択するチャネ
ル制御装置を複数台具備して構成されるシステムにおい
て、チャネル制御装置間の不要な競合をなくし、システ
ム全体の処理効率の向上を図ることのできるチャネルパ
ス選択方式を提供することにある。
【００１７】
【課題を解決するための手段】本発明によれば前記目的
は、どのチャネル制御装置が目的とする入出力装置への
チャネルパスを制御可能かを示す識別情報（ＣＨＣＭ）
をサブチャネルに格納しておくと共に、ＣＰＵ及び各チ
ャネル制御装置がＩ／Ｏ起動キュー制御ブロックに該当
サブチャネルをキューイングするときに、この識別情報
（ＣＨＣＭ）を制御ブロックに合わせて格納するように
することにより達成される。
は、どのチャネル制御装置が目的とする入出力装置への
チャネルパスを制御可能かを示す識別情報（ＣＨＣＭ）
をサブチャネルに格納しておくと共に、ＣＰＵ及び各チ
ャネル制御装置がＩ／Ｏ起動キュー制御ブロックに該当
サブチャネルをキューイングするときに、この識別情報
（ＣＨＣＭ）を制御ブロックに合わせて格納するように
することにより達成される。
【００１８】
【作用】各チャネル制御装置が、前記Ｉ／Ｏ起動キュー
制御ブロックから該当サブチャネルをデキューするとき
、前記識別情報（ＣＨＣＭ）をチェックすることにより
、自チャネル制御装置が目的とする入出力装置へのチャ
ネルパスを制御可能か否かを知ることが可能となる。 これにより、指定された入出力装置を制御することので
きないチャネル制御装置が不用にサブチャネルをＩ／Ｏ
起動キュー制御ブロックからデキューして、指定された
入出力装置を制御することが可能なチャネル制御装置の
処理を遅らせることがなくなり、システム全体の処理効
率の向上を図ることができる。
制御ブロックから該当サブチャネルをデキューするとき
、前記識別情報（ＣＨＣＭ）をチェックすることにより
、自チャネル制御装置が目的とする入出力装置へのチャ
ネルパスを制御可能か否かを知ることが可能となる。 これにより、指定された入出力装置を制御することので
きないチャネル制御装置が不用にサブチャネルをＩ／Ｏ
起動キュー制御ブロックからデキューして、指定された
入出力装置を制御することが可能なチャネル制御装置の
処理を遅らせることがなくなり、システム全体の処理効
率の向上を図ることができる。
【００１９】
【実施例】以下、本発明によるチャネルパス選択方式の
一実施例を図面により詳細に説明する。なお、本発明の
一実施例のシステムは、図１によりすでに説明したよう
に構成されている。
一実施例を図面により詳細に説明する。なお、本発明の
一実施例のシステムは、図１によりすでに説明したよう
に構成されている。
【００２０】図２は本発明の一実施例の動作を説明する
フローチャート、図３はメインストレージ１Ａに保持さ
れているＩ／Ｏ起動キューブロック（ＩＯＱＢ）１９の
フォーマットを示す図、図４はメインストレージ１Ａに
保持されているサブチャネル１４の制御ブロック（ＳＢ
ＣＢ）のフォーマットを示す図である。
フローチャート、図３はメインストレージ１Ａに保持さ
れているＩ／Ｏ起動キューブロック（ＩＯＱＢ）１９の
フォーマットを示す図、図４はメインストレージ１Ａに
保持されているサブチャネル１４の制御ブロック（ＳＢ
ＣＢ）のフォーマットを示す図である。
【００２１】まず、図３を参照して、図１のメインスト
レージ１Ａに保持されているＩ／Ｏ起動キューブロック
（ＩＯＱＢ）１９のフォーマットを説明する。
レージ１Ａに保持されているＩ／Ｏ起動キューブロック
（ＩＯＱＢ）１９のフォーマットを説明する。
【００２２】ＩＯＱＢ１９において、ロックバイト３１
は、ＣＰＵ１０または１１からのキューイング処理と、
各ＣＨＣ１５−１、１５−２からのデキューイング処理
、あるいは、ＣＨＣ同志のデキューイング処理のぶつか
りを防ぐため、ＣＰＵまたはＣＨＣからのアクセスを排
他的に制御するために用いるものであり、例えば、ロッ
クバイト３１の所定の位置のビットが“１”のとき、Ｉ
ＯＱＢ１９が、ＣＰＵまたはＣＨＣにより使用中である
ことを示す。また、３２は、キューイングされているＩ
／Ｏ起動の数を示し、３３は、キューの先頭のサブチャ
ネル番号、３４は、末尾のサブチャネル番号を示す。
は、ＣＰＵ１０または１１からのキューイング処理と、
各ＣＨＣ１５−１、１５−２からのデキューイング処理
、あるいは、ＣＨＣ同志のデキューイング処理のぶつか
りを防ぐため、ＣＰＵまたはＣＨＣからのアクセスを排
他的に制御するために用いるものであり、例えば、ロッ
クバイト３１の所定の位置のビットが“１”のとき、Ｉ
ＯＱＢ１９が、ＣＰＵまたはＣＨＣにより使用中である
ことを示す。また、３２は、キューイングされているＩ
／Ｏ起動の数を示し、３３は、キューの先頭のサブチャ
ネル番号、３４は、末尾のサブチャネル番号を示す。
【００２３】３５は、先頭にキューイングされているサ
ブチャネル番号に対応する入出力装置を制御可能なチャ
ネル制御装置（ＣＨＣ）をそのビットの位置で示すチャ
ネル制御装置マスク（ＣＨＣＭ）のバイトである。例え
ば、図１に示すＣＨＣ１５−１が制御可能であれば、こ
のＣＨＣＭの値は、１６進で“８０”を、ＣＨＣ１５−
２が制御可能であれば１６進で“４０”を、１５−１及
び１５−２共に制御可能であれば、１６進で“ＣＯ”を
示す。
ブチャネル番号に対応する入出力装置を制御可能なチャ
ネル制御装置（ＣＨＣ）をそのビットの位置で示すチャ
ネル制御装置マスク（ＣＨＣＭ）のバイトである。例え
ば、図１に示すＣＨＣ１５−１が制御可能であれば、こ
のＣＨＣＭの値は、１６進で“８０”を、ＣＨＣ１５−
２が制御可能であれば１６進で“４０”を、１５−１及
び１５−２共に制御可能であれば、１６進で“ＣＯ”を
示す。
【００２４】次に、図４を参照して、図１のメインスト
レージ１Ａに保持されているサブチャネル１４の制御ブ
ロック（ＳＢＣＢ）のフォーマットを説明する。ＳＢＣ
Ｂ４０は、入出力装置に対応して設けられ、入出力装置
の制御に必要な種々の情報を含むが、ここでは本発明に
関連するものについてのみ示す。
レージ１Ａに保持されているサブチャネル１４の制御ブ
ロック（ＳＢＣＢ）のフォーマットを説明する。ＳＢＣ
Ｂ４０は、入出力装置に対応して設けられ、入出力装置
の制御に必要な種々の情報を含むが、ここでは本発明に
関連するものについてのみ示す。
【００２５】図４において、ロックバイト４１は、前記
ＩＯＱＢ１９のロックバイト３１と同様の目的を持ち、
その所定ビットが“１”の時、当該サブチャネルが、Ｃ
ＰＵまたはＣＨＣにより使用中であることを示す。また
、バイト４２、４４、４５は、チャネルパスマスクであ
り、それぞれ、次のような意味を持つ。
ＩＯＱＢ１９のロックバイト３１と同様の目的を持ち、
その所定ビットが“１”の時、当該サブチャネルが、Ｃ
ＰＵまたはＣＨＣにより使用中であることを示す。また
、バイト４２、４４、４５は、チャネルパスマスクであ
り、それぞれ、次のような意味を持つ。
【００２６】バイト４２は、Ｉ／Ｏ装置の起動のために
使用できるチャネルパスを示すチャネルパスマスク（以
下、ＳＰＭという）であり、本発明の実施例では、４本
のチャネルパスを介してＩ／Ｏ装置１８−１と接続され
ているサブチャネルの場合、ビット０〜３までが使用さ
れ、ビット０が後述するＣＨＰＩＤ格納ブロック４７の
ＣＨＰＩＤ０に対応し、以下、ビット１がＣＨＰＩＤ１
に、ビット２がＣＨＰＩＤ２に、ビット３がＣＨＰＩＤ
３に対応している。また、２本のチャネルパスを介して
Ｉ／Ｏ装置１８−２と接続されているサブチャネルの場
合、ビット０、１が使用され、ビットとＣＨＰＩＤとの
対応は、前述と同様とされている。
使用できるチャネルパスを示すチャネルパスマスク（以
下、ＳＰＭという）であり、本発明の実施例では、４本
のチャネルパスを介してＩ／Ｏ装置１８−１と接続され
ているサブチャネルの場合、ビット０〜３までが使用さ
れ、ビット０が後述するＣＨＰＩＤ格納ブロック４７の
ＣＨＰＩＤ０に対応し、以下、ビット１がＣＨＰＩＤ１
に、ビット２がＣＨＰＩＤ２に、ビット３がＣＨＰＩＤ
３に対応している。また、２本のチャネルパスを介して
Ｉ／Ｏ装置１８−２と接続されているサブチャネルの場
合、ビット０、１が使用され、ビットとＣＨＰＩＤとの
対応は、前述と同様とされている。
【００２７】この対応関係は、他のマスクバイト４４、
４５についても同様である。Ｉ／Ｏ装置の起動における
チャネルパスは、常に物理的に接続されているチャネル
パスの任意のものを使用することができるとは限らず、
ある種の入出力処理では、使用できるチャネルパスを限
定する必要が生じる。従って、このＳＰＭ４２は、Ｉ／
Ｏ装置起動のために使用できるチャネルパスを指定する
ものであり、該当ビットが“１”の場合、対応するチャ
ネルパスが使用可能であることを示す。
４５についても同様である。Ｉ／Ｏ装置の起動における
チャネルパスは、常に物理的に接続されているチャネル
パスの任意のものを使用することができるとは限らず、
ある種の入出力処理では、使用できるチャネルパスを限
定する必要が生じる。従って、このＳＰＭ４２は、Ｉ／
Ｏ装置起動のために使用できるチャネルパスを指定する
ものであり、該当ビットが“１”の場合、対応するチャ
ネルパスが使用可能であることを示す。
【００２８】バイト４４は、最後に使用したチャネルパ
スを示すパスマスク（以下、ＬＰＵＭという）であり、
“１”が立っているビットに対応するチャネルパスが最
後に使用されたことを示している。このＬＰＵＭ４４は
、ローテーションアルゴリズムの実行の際に、次のＩ／
Ｏ装置起動のために使用すべきチャネルを知るために用
いられる。
スを示すパスマスク（以下、ＬＰＵＭという）であり、
“１”が立っているビットに対応するチャネルパスが最
後に使用されたことを示している。このＬＰＵＭ４４は
、ローテーションアルゴリズムの実行の際に、次のＩ／
Ｏ装置起動のために使用すべきチャネルを知るために用
いられる。
【００２９】バイト４５は、チャネルパスの有効性マス
ク（以下、ＰＩＭという）であり、ＣＨＰＩＤ０〜３の
各チャネルパスの物理的な有効性を示す。
ク（以下、ＰＩＭという）であり、ＣＨＰＩＤ０〜３の
各チャネルパスの物理的な有効性を示す。
【００３０】４バイトからなるブロック４７は、ＣＨＰ
ＩＤ０〜３を格納するために用いられる。ここでは、ブ
ロック４７の各バイトが、２ビットずつ使用されるとし
、図１に示す構成のシステムの場合、ＣＨＰＩＤ０〜３
は、それぞれ“００”、“０１”、“１０”、“１１”
として示される。そして、ローテーションアルゴリズム
の順序もこれに従う。また、ＣＨＰＩＤ０〜３の内容は
、システム設置時に決められた値であり、通常のオペレ
ーションでは変更されない。
ＩＤ０〜３を格納するために用いられる。ここでは、ブ
ロック４７の各バイトが、２ビットずつ使用されるとし
、図１に示す構成のシステムの場合、ＣＨＰＩＤ０〜３
は、それぞれ“００”、“０１”、“１０”、“１１”
として示される。そして、ローテーションアルゴリズム
の順序もこれに従う。また、ＣＨＰＩＤ０〜３の内容は
、システム設置時に決められた値であり、通常のオペレ
ーションでは変更されない。
【００３１】４バイトからなるブロック４６は、ＣＨＰ
ＩＤ０〜３が、それぞれＣＨＣ１５−１、１５−２のど
のチャネル制御装置の制御下にあるかを示すＣＨＣマス
クであり、図１の構成のシステムの場合、ＣＨＰＩＤ０
、１がＣＨＣ１５−１の制御下にあり、ＣＨＰＩＤ２、
３がＣＨＣ１５−２の制御下にあるので、各バイトによ
るＣＨＰＩＤ０〜４の各ＣＨＣマスクは、それぞれ、１
６進で、“８０”、“８０”、“４０”、“４０”とな
っている。各ＣＨＣがどのＣＨＣマスク内のビットに対
応するかはシステム設置時に予め決められる。
ＩＤ０〜３が、それぞれＣＨＣ１５−１、１５−２のど
のチャネル制御装置の制御下にあるかを示すＣＨＣマス
クであり、図１の構成のシステムの場合、ＣＨＰＩＤ０
、１がＣＨＣ１５−１の制御下にあり、ＣＨＰＩＤ２、
３がＣＨＣ１５−２の制御下にあるので、各バイトによ
るＣＨＰＩＤ０〜４の各ＣＨＣマスクは、それぞれ、１
６進で、“８０”、“８０”、“４０”、“４０”とな
っている。各ＣＨＣがどのＣＨＣマスク内のビットに対
応するかはシステム設置時に予め決められる。
【００３２】バイト４３は、ＳＰＭ４２で示されたＣＨ
ＰＩＤに対応するＣＨＣマスクのＯＲ（以下ＣＨＣＭ）
を示している。すなわち、このバイトＣＨＣＭ４３は、
ＳＰＭ４２で示されるＩ／Ｏ装置起動のために使用でき
るＣＨＰＩＤを制御できるＣＨＣがどれかを示している
。
ＰＩＤに対応するＣＨＣマスクのＯＲ（以下ＣＨＣＭ）
を示している。すなわち、このバイトＣＨＣＭ４３は、
ＳＰＭ４２で示されるＩ／Ｏ装置起動のために使用でき
るＣＨＰＩＤを制御できるＣＨＣがどれかを示している
。
【００３３】キューポインタ４８は、Ｉ／Ｏ装置起動の
キューを構成するために用いられ、当該サブチャネルの
次にキューイングされているサブチャネル番号及びその
サブチャネルのバイト４３に対応する制御可能なＣＨＣ
Ｍが格納されている。
キューを構成するために用いられ、当該サブチャネルの
次にキューイングされているサブチャネル番号及びその
サブチャネルのバイト４３に対応する制御可能なＣＨＣ
Ｍが格納されている。
【００３４】次に、図２に示すフローにより本発明のチ
ャネルパス選択の動作を説明する。
ャネルパス選択の動作を説明する。
【００３５】（１）いま、仮にＣＰＵ１０がＩ／Ｏ装置
起動命令（ＳＳＣＨ）を発行したとする。このとき、Ｃ
ＰＵ１０は、メインストレージ１Ａのサブチャネル１４
をアクセスし、入出力処理に必要な情報を起動されたそ
のサブチャネルのＳＢＣＢ４０（図４）に格納する（ス
テップ１０１、１０２）。
起動命令（ＳＳＣＨ）を発行したとする。このとき、Ｃ
ＰＵ１０は、メインストレージ１Ａのサブチャネル１４
をアクセスし、入出力処理に必要な情報を起動されたそ
のサブチャネルのＳＢＣＢ４０（図４）に格納する（ス
テップ１０１、１０２）。
【００３６】前記ステップ１０２の処理には、ＳＰＭ４
２の作成及び使用可能ＣＨＣＭ４３の作成が含まれる。 ＰＩＭ４５、ＣＨＰＩＤ０〜３を制御可能なＣＨＣマス
ク４６及びＣＨＰＩＤ０〜３のブロック４７は、システ
ム設置時に予め決められており、図１に示す構成の場合
、ＣＨＰＩＤ０〜３＝００、０１、１０、１１、Ｉ／Ｏ
装置１８−１のＰＩＭ＝１１１１００００、Ｉ／Ｏ装置
１８−２のＰＩＭ＝１１００００００となっている。 また、ＳＰＭ４２は、第１図に示す構成の場合、Ｉ／Ｏ
装置１８−１が１１１１００００、Ｉ／Ｏ装置１８−２
が１１００００００とされる。これにより、使用可能な
ＣＨＣＭ４３の値は、Ｉ／Ｏ装置１８−１が１６進ＣＯ
、Ｉ／Ｏ装置１８−２が１６進８０となる。
２の作成及び使用可能ＣＨＣＭ４３の作成が含まれる。 ＰＩＭ４５、ＣＨＰＩＤ０〜３を制御可能なＣＨＣマス
ク４６及びＣＨＰＩＤ０〜３のブロック４７は、システ
ム設置時に予め決められており、図１に示す構成の場合
、ＣＨＰＩＤ０〜３＝００、０１、１０、１１、Ｉ／Ｏ
装置１８−１のＰＩＭ＝１１１１００００、Ｉ／Ｏ装置
１８−２のＰＩＭ＝１１００００００となっている。 また、ＳＰＭ４２は、第１図に示す構成の場合、Ｉ／Ｏ
装置１８−１が１１１１００００、Ｉ／Ｏ装置１８−２
が１１００００００とされる。これにより、使用可能な
ＣＨＣＭ４３の値は、Ｉ／Ｏ装置１８−１が１６進ＣＯ
、Ｉ／Ｏ装置１８−２が１６進８０となる。
【００３７】（２）次に、ＣＰＵ１０はメインストレー
ジ１ＡのＩＯＱＢ１９（図３）をアクセスし、ＩＯＱＢ
１９にＩ／Ｏ装置起動がまだキューイングされていない
場合、そのエリア３３を起動すべきサブチャネル番号に
、バイト３５を、使用可能ＣＨＣＭをセットした値ＣＯ
または８０に書き替え、さらに、エリア３２を更新する
。また、ＩＯＱＢ１９に先行するＩ／Ｏ装置起動がキュ
ーイングされている場合、ブロック３４内のキュー末尾
のサブチャネル番号のＳＢＣＢ４０を読み出し、そのキ
ューポインタを示すブロック４８に自サブチャネル番号
を書き込み、自サブチャネルをキューに接続すると共に
、ＩＯＱＢ１９のブロック３４に自サブチャネル番号を
登録する。（ステップ１０３）。
ジ１ＡのＩＯＱＢ１９（図３）をアクセスし、ＩＯＱＢ
１９にＩ／Ｏ装置起動がまだキューイングされていない
場合、そのエリア３３を起動すべきサブチャネル番号に
、バイト３５を、使用可能ＣＨＣＭをセットした値ＣＯ
または８０に書き替え、さらに、エリア３２を更新する
。また、ＩＯＱＢ１９に先行するＩ／Ｏ装置起動がキュ
ーイングされている場合、ブロック３４内のキュー末尾
のサブチャネル番号のＳＢＣＢ４０を読み出し、そのキ
ューポインタを示すブロック４８に自サブチャネル番号
を書き込み、自サブチャネルをキューに接続すると共に
、ＩＯＱＢ１９のブロック３４に自サブチャネル番号を
登録する。（ステップ１０３）。
【００３８】（３）その後、ＣＰＵ１０は、信号線１Ｂ
、１Ｃを通してＣＨＣ１５−１及び１５−２を起動する
（ステップ１０４）。
、１Ｃを通してＣＨＣ１５−１及び１５−２を起動する
（ステップ１０４）。
【００３９】（４）ＣＨＣ１５−１及び１５−２は、Ｃ
ＰＵ１０側からの起動に応じて、あるいは、常時メイン
ストレージ１ＡのＩＯＱＢ１９をサーチして、Ｉ／Ｏ起
動処理要求の先頭サブチャネル番号３３及びそのＣＨＣ
Ｍ３５を読み出す（ステップ２０１）。
ＰＵ１０側からの起動に応じて、あるいは、常時メイン
ストレージ１ＡのＩＯＱＢ１９をサーチして、Ｉ／Ｏ起
動処理要求の先頭サブチャネル番号３３及びそのＣＨＣ
Ｍ３５を読み出す（ステップ２０１）。
【００４０】（５）いま、仮にＣＨＣ１５−２が先にＩ
／Ｏ装置１８−１に対応するサブチャネルを読み取った
とする。この場合、ＣＨＣ１５−２は、ＩＯＱＢ１９の
先頭サブチャネルのＣＨＣＭ３５に自ＣＨＣが該当する
か否かチェックする（ステップ２０２）。
／Ｏ装置１８−１に対応するサブチャネルを読み取った
とする。この場合、ＣＨＣ１５−２は、ＩＯＱＢ１９の
先頭サブチャネルのＣＨＣＭ３５に自ＣＨＣが該当する
か否かチェックする（ステップ２０２）。
【００４１】（６）この例の場合、Ｉ／Ｏ装置１８−１
のＣＨＣＭはＣＯであり、ＣＨＣ１５−２のＣＨＣマス
クは４０であるので該当する。ＣＨＣ１５−２は、ＳＢ
ＣＢ４０を読み出し、該当サブチャネル番号をＩＯＱＢ
１９からデキューする。この処理は、読み出したＳＢＣ
Ｂ４０のキューポインタ４８に示されるサブチャネル番
号及び使用可能ＣＨＣＭ４３をＩＯＱＢ１９のエリア３
３及び３５に設定し、エリア３２の値を−１することに
より実行される（ステップ２０３）。
のＣＨＣＭはＣＯであり、ＣＨＣ１５−２のＣＨＣマス
クは４０であるので該当する。ＣＨＣ１５−２は、ＳＢ
ＣＢ４０を読み出し、該当サブチャネル番号をＩＯＱＢ
１９からデキューする。この処理は、読み出したＳＢＣ
Ｂ４０のキューポインタ４８に示されるサブチャネル番
号及び使用可能ＣＨＣＭ４３をＩＯＱＢ１９のエリア３
３及び３５に設定し、エリア３２の値を−１することに
より実行される（ステップ２０３）。
【００４２】（７）ステップ２０３のデキュー処理後、
ＣＨＣ１５−２は、前記読み出したＳＢＣＢ４０のＳＰ
Ｍ４２で示されるＣＨＰＩＤの中からローテーションア
ルゴリズムに従い、自ＣＨＣ内のチャネルパスを選択す
る（ステップ２０４）。
ＣＨＣ１５−２は、前記読み出したＳＢＣＢ４０のＳＰ
Ｍ４２で示されるＣＨＰＩＤの中からローテーションア
ルゴリズムに従い、自ＣＨＣ内のチャネルパスを選択す
る（ステップ２０４）。
【００４３】（８）選択したチャネルパスが使用中であ
るか否かを判定し、使用中でなければ該チャネルパスを
使用してＣＵ１３−２、Ｉ／Ｏ装置１８−１を起動し、
入出力処理を実行する（ステップ２０５、２０６）。
るか否かを判定し、使用中でなければ該チャネルパスを
使用してＣＵ１３−２、Ｉ／Ｏ装置１８−１を起動し、
入出力処理を実行する（ステップ２０５、２０６）。
【００４４】（９）一方、ステップ２０２において、Ｉ
ＯＱＢ１９内のバイト３５の値に自ＣＨＣのマスクが該
当しない場合、例えば、ＣＨＣ１５−２がＩ／Ｏ１８−
２に対応するサブチャネルを読み取ったような場合、Ｃ
ＨＣ１５−２は再度ステップ２０１からの処理を実行す
る。
ＯＱＢ１９内のバイト３５の値に自ＣＨＣのマスクが該
当しない場合、例えば、ＣＨＣ１５−２がＩ／Ｏ１８−
２に対応するサブチャネルを読み取ったような場合、Ｃ
ＨＣ１５−２は再度ステップ２０１からの処理を実行す
る。
【００４５】この場合、ＣＨＣ１５−２は、ＩＯＱＢ１
９から起動できないＩ／Ｏ装置１８−２に対応するサブ
チャネルをデキューしていないため、ＩＯＱＢ１９から
のサブチャネルのデキュー及びエンキューの間、ＩＯＱ
Ｂ１９及びＳＢＣＢ４０をロックすることにより発生す
る他のＣＨＣの待ち時間を無くすことが可能となる。ま
た、ＣＨＣ１５−２が再度ステップ２０１から処理を行
うまでの間に、ＣＰＵ１０、１１、ＣＨＣ１５−１がＩ
ＯＱＢを更新することが可能となる。
９から起動できないＩ／Ｏ装置１８−２に対応するサブ
チャネルをデキューしていないため、ＩＯＱＢ１９から
のサブチャネルのデキュー及びエンキューの間、ＩＯＱ
Ｂ１９及びＳＢＣＢ４０をロックすることにより発生す
る他のＣＨＣの待ち時間を無くすことが可能となる。ま
た、ＣＨＣ１５−２が再度ステップ２０１から処理を行
うまでの間に、ＣＰＵ１０、１１、ＣＨＣ１５−１がＩ
ＯＱＢを更新することが可能となる。
【００４６】（１０）ステップ２０５で、選択したチャ
ネルパスが使用中であった場合、ＩＯＱＢ１９からデキ
ューしたサブチャネルのサブチャネル番号及び該当サブ
チャネルの使用可能ＣＨＣＭ４３をＩＯＱＢ１９に再度
エンキューする（ステップ２１０）。
ネルパスが使用中であった場合、ＩＯＱＢ１９からデキ
ューしたサブチャネルのサブチャネル番号及び該当サブ
チャネルの使用可能ＣＨＣＭ４３をＩＯＱＢ１９に再度
エンキューする（ステップ２１０）。
【００４７】前述した本発明の一実施例によれば、起動
可能なＣＨＣマスクを操作することにより、ＣＨＣが２
台以上存在し、一方のＣＨＣのみに起動可能なＩ／Ｏ装
置への起動処理を、そのＩ／Ｏ装置を起動可能でないＣ
ＨＣが起動することによって生じるむだな処理をなくこ
とができると共に、このむだな処理の間、他ＣＨＣが処
理を持つことによるＣＨＣ間の競合を減少させることが
できる。
可能なＣＨＣマスクを操作することにより、ＣＨＣが２
台以上存在し、一方のＣＨＣのみに起動可能なＩ／Ｏ装
置への起動処理を、そのＩ／Ｏ装置を起動可能でないＣ
ＨＣが起動することによって生じるむだな処理をなくこ
とができると共に、このむだな処理の間、他ＣＨＣが処
理を持つことによるＣＨＣ間の競合を減少させることが
できる。
【００４８】
【発明の効果】以上接続したように本発明によれば、複
数のチャネル制御装置が互いに独立したチャネルパスを
選択するように構成されたチャネルサブシステムにおい
て、Ｉ／Ｏ装置の起動を行うことが可能なチャネル制御
装置を比較的簡単に選択することができ、チャネル制御
装置間の不要な競合をなくし、システム全体の処理効率
の向上を図ることができる。
数のチャネル制御装置が互いに独立したチャネルパスを
選択するように構成されたチャネルサブシステムにおい
て、Ｉ／Ｏ装置の起動を行うことが可能なチャネル制御
装置を比較的簡単に選択することができ、チャネル制御
装置間の不要な競合をなくし、システム全体の処理効率
の向上を図ることができる。
【図１】本発明の一実施例の概略構成を示すブロック図
である。
である。
【図２】本発明の一実施例の動作を説明するフローチャ
ートである。
ートである。
【図３】Ｉ／Ｏ起動キュー制御ブロックのフォーマット
を示す図である。
を示す図である。
【図４】サブチャネル制御ブロックのフォーマットを示
す図である。
す図である。
１０、１１ 中央処理装置（ＣＰＵ）１３ 入出力
制御装置 １４ サブチャネル １５ チャネル制御装置 １６ チャネルパス １７ チャネルスイッチ １８ 入出力装置 １９ Ｉ／Ｏ起動キュー制御ブロック１Ａ メイン
ストレージ ４０ サブチャネル制御ブロック
制御装置 １４ サブチャネル １５ チャネル制御装置 １６ チャネルパス １７ チャネルスイッチ １８ 入出力装置 １９ Ｉ／Ｏ起動キュー制御ブロック１Ａ メイン
ストレージ ４０ サブチャネル制御ブロック
Claims (4)
- 【請求項１】 入出力装置の制御情報を記憶するエリ
アであるサブチャネルと起動すべきサブチャネルのキュ
ーを記憶するエリアであるＩ／Ｏ起動キューブロックと
を有する記憶装置、及び、それぞれ複数のチャネルパス
に接続された２台以上のチャネル制御装置を備え、各チ
ャネル制御装置が互いに独立に前記Ｉ／Ｏ起動キューブ
ロック及びサブチャネルを使用して入出力装置を制御す
るチャネルサブシステムにおいて、前記Ｉ／Ｏ起動キュ
ーブロック内に、先頭サブチャネルに対応する入出力装
置を制御することのできるチャネル制御装置を示す制御
情報を保持し、この情報に基づいて入出力装置の制御が
可能なチャネル制御装置のみがチャネルパスの選択を行
うことを特徴するチャネルパス選択方式。 - 【請求項２】 入出力装置の制御情報を記憶するエリ
アであるサブチャネルと起動すべきサブチャネルのキュ
ーを記憶するエリアであるＩ／Ｏ起動キューブロックと
を有する記憶装置、及び、それぞれ複数のチャネルパス
に接続された２台以上のチャネル制御装置を備え、各チ
ャネル制御装置が互いに独立に前記Ｉ／Ｏ起動キューブ
ロック及びサブチャネルを使用して入出力装置を制御す
るチャネルサブシステムにおいて、前記サブチャネル内
に入出力装置を制御可能な全てのチャネルパスを示す制
御情報と入出力装置を制御可能な全てのチャネル制御装
置を示す制御情報とを保持し、かつ、前記制御可能なチ
ャネル制御装置のみが当該サブチャネルに関する起動を
行い、制御可能でないチャネル制御装置が当該サブチャ
ネルに関する起動及び当該サブチャネルへのアクセスを
行うことを抑止する抑止制御情報を前記Ｉ／Ｏ起動キュ
ーブロック内に保持し、この抑止制御情報を、当該サブ
チャネルに対応する入出力装置への起動要求が発生した
ときに更新することにより、入出力装置の制御が可能な
チャネル制御装置のみがチャネルパスの選択を行うこと
を特徴とするチャネルパス選択方式。 - 【請求項３】 前記Ｉ／Ｏ起動キューブロックにサブ
チャネルをエンキューするとき、該当サブチャネル番号
及び該当サブチャネルを制御可能な全てのチャネル制御
装置を示す制御情報を、すでにＩ／Ｏ起動キューブロッ
クにエンキューされている最後のサブチャネルにストア
することにより、Ｉ／Ｏ起動キューブロックから先頭の
サブチャネルをデキューするとき、先頭サブチャネルの
次のサブチャネルをアクセスすることなく自サブチャネ
ル内にストアしている次のサブチャネル番号及びそのサ
ブチャネルに対応する入出力装置を制御可能な全てのチ
ャネル制御装置を示す制御情報により前記Ｉ／Ｏキュー
ブロックを更新することを特徴とする請求項１または２
記載のチャネルパス選択方式。 - 【請求項４】 前記Ｉ／Ｏ起動キューブロックにサブ
チャネルをエンキューするとき、該当サブチャネル番号
のみを、すでにＩ／Ｏ起動キューブロックにエンキュー
されている最後のサブチャネルにストアし、Ｉ／Ｏ起動
キューブロックからキューの先頭のサブチャネルをデキ
ューしたとき、次に、先頭となるサブチャネルをアクセ
スして、該当サブチャネルを制御可能な全てのチャネル
制御装置を示す制御情報により、Ｉ／Ｏ起動キューブロ
ック内の先頭サブチャネルを制御可能な全てのチャネル
制御装置を示す制御情報を更新することを特徴とする請
求項１または２記載のチャネルパス選択方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8110191A JPH04294438A (ja) | 1991-03-22 | 1991-03-22 | チャネルパス選択方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8110191A JPH04294438A (ja) | 1991-03-22 | 1991-03-22 | チャネルパス選択方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04294438A true JPH04294438A (ja) | 1992-10-19 |
Family
ID=13736998
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8110191A Pending JPH04294438A (ja) | 1991-03-22 | 1991-03-22 | チャネルパス選択方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04294438A (ja) |
-
1991
- 1991-03-22 JP JP8110191A patent/JPH04294438A/ja active Pending
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