JPH084140B2 - 電界効果トランジスタ - Google Patents
電界効果トランジスタInfo
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- JPH084140B2 JPH084140B2 JP62197671A JP19767187A JPH084140B2 JP H084140 B2 JPH084140 B2 JP H084140B2 JP 62197671 A JP62197671 A JP 62197671A JP 19767187 A JP19767187 A JP 19767187A JP H084140 B2 JPH084140 B2 JP H084140B2
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- Japan
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- indium arsenide
- effect transistor
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- gallium indium
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/60—Electrodes characterised by their materials
- H10D64/602—Heterojunction gate electrodes for FETs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/40—FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels
- H10D30/47—FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels having two-dimensional [2D] charge carrier gas channels, e.g. nanoribbon FETs or high electron mobility transistors [HEMT]
- H10D30/471—High electron mobility transistors [HEMT] or high hole mobility transistors [HHMT]
- H10D30/473—High electron mobility transistors [HEMT] or high hole mobility transistors [HHMT] having confinement of carriers by multiple heterojunctions, e.g. quantum well HEMT
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- Junction Field-Effect Transistors (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は電界効果トランジスタに関し、特にInGaAs層
を動作層とする電界効果トランジスタに関する。
を動作層とする電界効果トランジスタに関する。
InGaAsはその電子速度が大きいことAlInAsとのヘテロ
接合界面における伝導帯の不連続ΔEcが大きいこと、Al
InAsに不純物を高ドープでき二次元電子濃度を大きく得
ることができる特すぐれた特徴をもつ。この材料を用い
て従来は、たとえば第３図に示すようなシー・ワイ・チ
ェン（C.Y.Chen）らによってアイイーイーイー・エレク
トロン・デバイス・レター（IEEE Electron Device Let
ter）誌、第EDL−３巻、第152頁、1982年に報告されて
いる構造がとられていた。
接合界面における伝導帯の不連続ΔEcが大きいこと、Al
InAsに不純物を高ドープでき二次元電子濃度を大きく得
ることができる特すぐれた特徴をもつ。この材料を用い
て従来は、たとえば第３図に示すようなシー・ワイ・チ
ェン（C.Y.Chen）らによってアイイーイーイー・エレク
トロン・デバイス・レター（IEEE Electron Device Let
ter）誌、第EDL−３巻、第152頁、1982年に報告されて
いる構造がとられていた。
これは、半絶縁性InP基板１上にこれと格子整合して
設けられた高純度又はＰ型Ga0.47In0.53As層２と伝導帯
の不連続をもってヘテロ接合を形成するいわゆる変調ド
ープAl0.48In0.52As層４に、電子蓄積層３中の電子濃度
を制御するゲート電極７が設けられた電界効果トランジ
スタである。
設けられた高純度又はＰ型Ga0.47In0.53As層２と伝導帯
の不連続をもってヘテロ接合を形成するいわゆる変調ド
ープAl0.48In0.52As層４に、電子蓄積層３中の電子濃度
を制御するゲート電極７が設けられた電界効果トランジ
スタである。
しかしながら従来の電界効果トランジスタは、少なく
とも一部にｎ型不純物がドープされている変調ドープAl
InAs層上に直接ゲート電極が設けられているので、AlIn
As層とゲート電極とのショットキー障壁高さφＢが0.6e
V程度と低いため、ゲート耐圧が低く、ソース電極−ゲ
ート電極間の漏れ電流が大きいノンピンチオフ特性を示
す等の欠点がある。
とも一部にｎ型不純物がドープされている変調ドープAl
InAs層上に直接ゲート電極が設けられているので、AlIn
As層とゲート電極とのショットキー障壁高さφＢが0.6e
V程度と低いため、ゲート耐圧が低く、ソース電極−ゲ
ート電極間の漏れ電流が大きいノンピンチオフ特性を示
す等の欠点がある。
本発明の電界効果トランジスタは、半絶縁性InP基板
上に、これと格子整合して設けられた高級度又はＰ型の
ヒ化ガリウムインジウム層、前記ヒ化ガリウムインジウ
ム層中に電子蓄積層を形成するために前記ヒ化ガリウム
インジウム層に格子整合し少なくとも一部にＮ型不純物
をドーピングし所定の伝導帯の不連続をもってヘテロ接
合を形成するヒ化アルミニウムインジウム層、及び前記
ヒ化アルミニウムインジウム層に接触し格子不整転位の
発生する臨界膜厚以下の厚さのAlxGa1−xAs（Ｏ＜Ｘ＜
１）層を介して設けられた、前記ヒ化ガリウムインジウ
ム層中の電子蓄積層の電子濃度を制御するゲート電極を
有するというものである。
上に、これと格子整合して設けられた高級度又はＰ型の
ヒ化ガリウムインジウム層、前記ヒ化ガリウムインジウ
ム層中に電子蓄積層を形成するために前記ヒ化ガリウム
インジウム層に格子整合し少なくとも一部にＮ型不純物
をドーピングし所定の伝導帯の不連続をもってヘテロ接
合を形成するヒ化アルミニウムインジウム層、及び前記
ヒ化アルミニウムインジウム層に接触し格子不整転位の
発生する臨界膜厚以下の厚さのAlxGa1−xAs（Ｏ＜Ｘ＜
１）層を介して設けられた、前記ヒ化ガリウムインジウ
ム層中の電子蓄積層の電子濃度を制御するゲート電極を
有するというものである。
以下本発明の作用を説明する。
第２図は本発明による電界効果トランジスタの熱平衡
状態でのゲート電極下のエネルギー帯図である。
状態でのゲート電極下のエネルギー帯図である。
従来のAl0.48In0.52As層に直接ショットキー電極を設
けたものではショットキー障壁高さφＢは0.6eV程度と
低いものでありこれに比べAlxGa1−xAsは0.8〜1.2eVと
高いショットキー障壁高さを持つ。ところがAl0.48In
0.52AsとAlxGa1−xAsとの間には約3.8％近くの格子不整
があるためこれを回避する手段として格子不整による転
位の生じる臨界膜厚以下のAlxGa1−xAs層を設けること
により転位の発生しない状態で実効的なショットキー障
壁高さを高くすることが可能となり、ゲート漏れ電流を
小さくできる。
けたものではショットキー障壁高さφＢは0.6eV程度と
低いものでありこれに比べAlxGa1−xAsは0.8〜1.2eVと
高いショットキー障壁高さを持つ。ところがAl0.48In
0.52AsとAlxGa1−xAsとの間には約3.8％近くの格子不整
があるためこれを回避する手段として格子不整による転
位の生じる臨界膜厚以下のAlxGa1−xAs層を設けること
により転位の発生しない状態で実効的なショットキー障
壁高さを高くすることが可能となり、ゲート漏れ電流を
小さくできる。
次に、本発明の実施例について図面を参照して説明す
る。
る。
第１図は本発明の一実施例の主要部を示す半導体チッ
プの断面図である。
プの断面図である。
半絶縁性InP基板１上に、これと格子整合して設けら
れた高純度のGa0.47In0.53As層２、このGa0.47In0.57As
層２中に電子蓄積層３を形成するためにGa0.47In0.53As
層２に格子整合し少なくとも一部にＮ型不純物をドーピ
ングし所定の伝導帯の不連続をもってヘテロ接合を形成
するAl0.48In0.52As層４及びこのAl0.48In0.52As層４に
接触し格子不整転位の発生する臨界膜厚以下の厚さ2nm
のAl0.4Ga0.6As（Ｏ＜Ｘ＜１）層５を介して設けられ
た、Ga0.47Ga0.53As層２中の電子蓄積層３の電子濃度を
制御するゲート電極７を有するというものである。
れた高純度のGa0.47In0.53As層２、このGa0.47In0.57As
層２中に電子蓄積層３を形成するためにGa0.47In0.53As
層２に格子整合し少なくとも一部にＮ型不純物をドーピ
ングし所定の伝導帯の不連続をもってヘテロ接合を形成
するAl0.48In0.52As層４及びこのAl0.48In0.52As層４に
接触し格子不整転位の発生する臨界膜厚以下の厚さ2nm
のAl0.4Ga0.6As（Ｏ＜Ｘ＜１）層５を介して設けられ
た、Ga0.47Ga0.53As層２中の電子蓄積層３の電子濃度を
制御するゲート電極７を有するというものである。
次に、この実施例の製造方法について説明する。
まず、半絶縁性InP基板１上にMBE法等によりInPに格
子整合する高純度Ga0.47In0.53As層２を１μｍ成長し、
この上へ格子整合のとれたSiドープｎ型（ｎ＝２×1018
cm-3）のAl0.48In0.52As層を厚さ20nm成長させ、さらに
ノンドープAl0.48In0.52As層を厚さ25nm成長して変調ド
ープ層（４）を形成させる。このAl0.48In0.52As層４上
にノンドープAl0.4Ga0.6As層５を厚さ2nm成長させる。
最後に通常の方法で例えばAlなどからなるゲート電極7,
ソース電極8,ドレイン電極６を形成して電界効果トラン
ジスタを実現する。
子整合する高純度Ga0.47In0.53As層２を１μｍ成長し、
この上へ格子整合のとれたSiドープｎ型（ｎ＝２×1018
cm-3）のAl0.48In0.52As層を厚さ20nm成長させ、さらに
ノンドープAl0.48In0.52As層を厚さ25nm成長して変調ド
ープ層（４）を形成させる。このAl0.48In0.52As層４上
にノンドープAl0.4Ga0.6As層５を厚さ2nm成長させる。
最後に通常の方法で例えばAlなどからなるゲート電極7,
ソース電極8,ドレイン電極６を形成して電界効果トラン
ジスタを実現する。
本実施例ではAlxGa1−xAsの組成比Ｘを0.4としたがこ
れを別の値にすることも可能であり、また膜厚も2nmで
はなく臨界膜厚以下で他の値にすることが可能である。
れを別の値にすることも可能であり、また膜厚も2nmで
はなく臨界膜厚以下で他の値にすることが可能である。
第４図は、本発明による電界効果トランジスタのソー
ス電極−ドレイン電極間の電流−電圧特性を示したもの
で図において従来構造の電流−電圧特性も同図に付して
ある。
ス電極−ドレイン電極間の電流−電圧特性を示したもの
で図において従来構造の電流−電圧特性も同図に付して
ある。
従来例に比べゲート漏れ電流は減少し、高いゲート耐
圧を得ることが可能となる。
圧を得ることが可能となる。
変調ドープAlInAs層上に格子不整転位が生じる臨界値
以下の厚さのAlGaAs層を介してショットキーゲート電極
を設けることによりショットキー障壁を高くし、電界効
果トランジスタのゲート漏れ電流を小さくすることがで
きる効果がある。
以下の厚さのAlGaAs層を介してショットキーゲート電極
を設けることによりショットキー障壁を高くし、電界効
果トランジスタのゲート漏れ電流を小さくすることがで
きる効果がある。
第１図は本発明の一実施例の主要部を示す半導体チッ
プの断面図、第２図は本発明電界効果トランジスタの熱
平衡状態におけるショットキー電極下のエネルギー帯
図、第３図は従来例の主要部を示す半導体チップの断面
図、第４図は本発明の実施例及び従来例のゲート電極−
ソース間の電圧−電流特性図である。 １……半絶縁性InP基板、２……高純度Ga0.47In0.53As
層、３……電子蓄積層、４……Al0.48In0.52As層、５…
…Al0.4Ga0.6As層、６……ドレイン電極、７……ショッ
トキーゲート電極、８……ソース電極。
プの断面図、第２図は本発明電界効果トランジスタの熱
平衡状態におけるショットキー電極下のエネルギー帯
図、第３図は従来例の主要部を示す半導体チップの断面
図、第４図は本発明の実施例及び従来例のゲート電極−
ソース間の電圧−電流特性図である。 １……半絶縁性InP基板、２……高純度Ga0.47In0.53As
層、３……電子蓄積層、４……Al0.48In0.52As層、５…
…Al0.4Ga0.6As層、６……ドレイン電極、７……ショッ
トキーゲート電極、８……ソース電極。
Claims (1)
- 【請求項１】半絶縁性InP基板上に、これと格子整合し
て設けられた高級度又はＰ型のヒ化ガリウムインジウム
層、前記ヒ化ガリウムインジウム層中に電子蓄積層を形
成するために前記ヒ化ガリウムインジウム層に格子整合
し少なくとも一部にＮ型不純物をドーピングし所定の伝
導帯の不連続をもってヘテロ接合を形成するヒ化アルミ
ニウムインジウム層、及び前記ヒ化アルミニウムインジ
ウム層に接触し格子不整転位の発生する臨界膜厚以下の
厚さのAlxGa1−xAs（Ｏ＜Ｘ＜１）層を介して設けられ
た、前記ヒ化ガリウムインジウム層中の電子蓄積層の電
子濃度を制御するゲート電極を有することを特徴とする
電界効果トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62197671A JPH084140B2 (ja) | 1987-08-07 | 1987-08-07 | 電界効果トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62197671A JPH084140B2 (ja) | 1987-08-07 | 1987-08-07 | 電界効果トランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6441273A JPS6441273A (en) | 1989-02-13 |
| JPH084140B2 true JPH084140B2 (ja) | 1996-01-17 |
Family
ID=16378397
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62197671A Expired - Fee Related JPH084140B2 (ja) | 1987-08-07 | 1987-08-07 | 電界効果トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH084140B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3086748B2 (ja) * | 1991-07-26 | 2000-09-11 | 株式会社東芝 | 高電子移動度トランジスタ |
| JP2914049B2 (ja) * | 1992-10-27 | 1999-06-28 | 株式会社デンソー | ヘテロ接合を有する化合物半導体基板およびそれを用いた電界効果トランジスタ |
| JPH06224225A (ja) * | 1993-01-27 | 1994-08-12 | Fujitsu Ltd | 電界効果半導体装置 |
| JP2550859B2 (ja) * | 1993-06-01 | 1996-11-06 | 日本電気株式会社 | 電界効果トランジスタ |
| JP5925410B2 (ja) * | 2010-03-19 | 2016-05-25 | 富士通株式会社 | 半導体装置 |
-
1987
- 1987-08-07 JP JP62197671A patent/JPH084140B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6441273A (en) | 1989-02-13 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |