JPH04299418A - 情報処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【技術分野】本発明は情報処理装置に関し、特にパイプ
ライン方式の情報処理装置における比較命令に後続する
条件分岐命令の処理方式に関する。

【０００２】

【従来技術】従来、この種の情報処理装置においては、
比較命令がデコードステージに取出された後に、次のマ
シンサイクルにおいて後続の条件分岐命令がデコードス
テージに取出されるという処理方式をとっていた。

【０００３】このような従来の情報処理装置では、比較
命令をデコードステージに取出してから次のマシンサイ
クルにおいて後続の条件分岐命令をデコードステージに
取出していたので、たとえば比較命令が２つのレジスタ
間の値を比較するレジスタ間比較命令であった場合、該
レジスタ間比較命令がデコードステージから次のアドレ
ス生成ステージに落ちたときにアドレス生成ステージで
はアドレス生成アダーが使用されずに空きステージにな
ってしまい、マシンサイクルの無駄が生じ、命令を高速
に実行することができないという欠点がある。

【０００４】

【発明の目的】本発明は上記のような従来のものの欠点
を除去すべくなされたもので、空きステージを発生させ
ることなく、マシンサイクルの無駄をなくすことができ
、命令の実行を高速化することができる情報処理装置の
提供を目的とする。

【０００５】

【発明の構成】本発明による情報処理装置は、パイプラ
イン方式の情報処理装置であって、命令バッファから命
令を読出すときに同時に次命令を読出す読出し手段と、
前記読出し手段によって読出された前記命令がレジスタ
間比較命令であり、かつ前記次命令が前記レジスタ間比
較命令に後続する条件分岐命令であるか否かを検出する
検出手段と、前記検出手段によって前記レジスタ間比較
命令に前記条件分岐命令が後続していることが検出され
たとき、前記レジスタ間比較命令を実行するレジスタ間
比較命令実行手段と、前記パイプライン方式のアドレス
生成ステージでの前記レジスタ間比較命令の実行に代え
て前記条件分岐命令を前記アドレス生成ステージで実行
して分岐先アドレスを生成するよう制御する制御手段と
を設けたことを特徴とする。

【０００６】

【実施例】次に、本発明の一実施例について図面を参照
して説明する。

【０００７】図１は本発明の一実施例の構成を示すブロ
ック図である。図において、命令バッファ１から読出さ
れた命令は信号線１０１　およびセレクタ４を介して命
令デコードステージ（Ｄ）に命令を取込むためのレジス
タ（ＤＩＲ）１１に保持される。このとき同時に、命令
バッファ１から読出された命令が信号線１０２　を介し
て命令デコードステージ（Ｄ）に命令を取込むためのレ
ジスタ（ＤＩＲ　）１２に保持される。この場合、レジ
スタ１２にはレジスタ１１に取込まれる命令に後続する
命令が同じタイミングで取込まれる。

【０００８】レジスタ１１，１２に保持された命令語内
のアドレス生成要素は信号線１０６　，１０７　を介し
てセレクタ５に出力され、それらのうち一方がセレクタ
５で選択されてアドレス生成ステージ（Ａ）にアドレス
生成要素を取込むためのレジスタ（ＡＩＲ　）１３に保
持される。レジスタ１３に保持されたアドレス生成要素
はアドレス生成回路６に出力され、アドレス生成回路６
によってこのアドレス生成要素を基にアドレス生成が行
われる。

【０００９】アドレス生成回路６のアドレス生成結果は
実アドレス変換ステージ（Ｐ）にアドレス生成結果を取
込むためのレジスタ（ＰＥＡＲ）１４に保持される。レ
ジスタ１４に保持されたアドレス生成結果はアドレス変
換回路７に出力され、アドレス変換回路７によってこの
アドレス生成結果を基に実アドレス変換が行われる。

【００１０】アドレス変換回路７によって変換された実
アドレスはキャッシュアクセスステージ（Ｃ）にキャッ
シュアクセスアドレスを取込むためのレジスタ（ＣＲＡ
Ｒ）１５に保持される。レジスタ１５に保持されたキャ
ッシュアクセスアドレスはキャッシュ回路８に出力され
、キャッシュ回路８によってそのキャッシュアクセスア
ドレスを基にキャッシュアクセスが行われ、オペランド
が取出される。

【００１１】キャッシュ回路８によって取出されたオペ
ランドは演算ステージ（Ｅ）にオペランドを取込むため
のレジスタ（ＥＯＲ　）１６に保持される。レジスタ１
６に保持されたオペランドは図示せぬ演算装置に出力さ
れ、演算装置によってそのオペランドを基に演算が行わ
れる。また、キャッシュ回路８によって取出されたオペ
ランドは信号線１０８　を介して命令バッファ１および
セレクタ４に出力される。

【００１２】演算装置の演算結果はメモリライトステー
ジ（Ｗ）に演算結果を取込むためのレジスタ（ＷＯＲ　
）１７に保持される。

【００１３】パイプ制御回路２はパイプラインの各ステ
ージのタイミングを管理しており、信号線１０３　を介
して論理値“１”の１Ｔパルスを制御回路３に出力する
ことによって、制御回路３におけるレジスタ１１内の命
令語およびレジスタ１２内の命令語の参照タイミングを
与える機能を有している。

【００１４】制御回路３はレジスタ１１内に比較命令が
存在し、レジスタ１２内に条件分岐命令が存在する場合
、信号線１０５　を介して論理値“１”の信号をセレク
タ５に出力することによって、信号線１０７　を介して
入力されるレジスタ１２内の条件分岐命令語内のアドレ
ス生成要素を選択してレジスタ１３に出力するようセレ
クタ５に指示する。また、制御回路３は信号線１０４　
を介して論理値“１”の信号をセレクタ４に出力するこ
とによって、信号線１０８　を介して入力されるキャッ
シュ回路８からのオペランド（分岐先の命令語）を選択
してレジスタ１１に出力するようセレクタ４に指示する
。

【００１５】セレクタ４は信号線１０４　を介して入力
される制御回路３からの信号に応じて、信号線１０１　
を介して入力される命令バッファ１からの命令語と、信
号線１０８　を介して入力されるキャッシュ回路８から
のオペランド（分岐先の命令語）とのうち一方を選択し
てレジスタ１１に出力する。

【００１６】セレクタ５は信号線１０５　を介して入力
される制御回路３からの信号に応じて、信号線１０６　
を介して入力されるレジスタ１１の命令語内のアドレス
生成要素と、信号線１０７　を介して入力されるレジス
タ１２の命令語内のアドレス生成要素とのうち一方を選
択してレジスタ１３に出力する。

【００１７】レジスタ（ＡＲＦＡＲ　）１８はレジスタ
１１内にレジスタ間比較命令が存在する場合、信号線１
０６　を介して入力されたレジスタ１１内のレジスタ間
比較命令が参照するレジスタ番号を保持し、そのレジス
タ番号をアドレスとして信号線１０９　を介してレジス
タファイル（ＡＲＦ　）９に出力する。レジスタ１８か
らのアドレスによってレジスタファイル９から読出され
た一つ目のレジスタの内容は信号線１１０　を介してレ
ジスタ（ＰＲＥＧ）１９に出力され、レジスタファイル
９から読出された二つ目のレジスタの内容は信号線１１
０　を介してレジスタ（ＰＲＥＧ）２０に出力されて夫
々保持される。

【００１８】レジスタ１９，２０に夫々保持された内容
は信号線１１１　，１１２　を介して一致コンパレータ
１０に出力され、一致コンパレータ１０によって夫々の
内容が比較される。一致コンパレータ１０はレジスタ１
９，２０各々からの内容が一致している場合、信号線１
１３　を介して論理値“１”の信号を制御回路３に出力
することによって、それらが一致している旨を制御回路
３に報告する。

【００１９】図２は図１の制御回路３の詳細な構成を示
すブロック図である。図において、一致コンパレータ３
１は信号線１０６　を介して入力されるレジスタ１１内
のオペコードフィールドと固定値（Ｃ）（予め設定され
たレジスタ間比較命令の値）とを比較する。一致コンパ
レータ３１はそれらが一致すると、つまりレジスタ１１
内にレジスタ間比較命令が存在していることを検出する
と、論理値“１”の信号をアンドゲート３３に出力する
。

【００２０】一致コンパレータ３２は信号線１０７　を
介して入力されるレジスタ１２内のオペコードフィール
ドと固定値（Ｂ１　）（予め設定された条件分岐命令の
値）とを比較する。一致コンパレータ３２はそれらが一
致すると、つまりレジスタ１２内に条件分岐命令が存在
していることを検出すると、論理値“１”の信号をアン
ドゲート３３に出力する。

【００２１】アンドゲート３３は信号線１０３　を介し
て入力されるパイプ制御回路２からのタイミング信号と
一致コンパレータ３１，３２の比較結果との論理積をと
り、その演算結果をセレクト信号として信号線１０５　
を介してセレクタ５に出力するとともに、その出力をフ
リップフロップ（以下Ｆ／Ｆとする）３４に出力する。 Ｆ／Ｆ３４〜３６ではこのアンドゲート３３の出力をキ
ャッシュアクセスステージまで持ち回ることになる。

【００２２】アンドゲート３７は信号線１１３　を介し
て入力される一致コンパレータ１０の比較結果とＦ／Ｆ
３６の出力との論理積をとり、その演算結果をセレクト
信号として信号線１０４　を介してセレクタ４に出力す
る。

【００２３】図３は本発明の一実施例における命令の流
れを示す図である。図において、命令ストリームおよび
分岐先ストリームは本発明の一実施例で想定している２
本の命令ストリームである。これらの命令ストリームに
おいて、Ｘ１　は命令ストリームの始めの命令、Ｃはレ
ジスタ間比較命令、Ｂ１　は命令ストリームから分岐先
ストリームへ分岐するための分岐命令、ＢＳ１　は分岐
命令Ｂ１　による分岐先の命令、Ｘ２　は命令ＢＳ１　
に後続する命令、Ｂ２　は分岐先ストリームから命令ス
トリームに戻るための分岐命令、ＢＳ２　は分岐命令Ｂ
２　による分岐先の命令で命令ストリームの分岐命令Ｂ
１　に後続する命令、Ｘｎ　は命令ストリームの最後の
命令を示している。

【００２４】図４は本発明の一実施例の動作を示す命令
実行タイムチャートであり、図５は従来技術による命令
実行タイムチャートである。これら図４および図５にお
いては、図３におけるレジスタ間比較命令Ｃがデコード
ステージに取込まれるタイミングから、分岐先命令ＢＳ
１　がデコードステージに取込まれるタイミングまでの
動作を示している。これら図１〜図５を用いて本発明の
一実施例の動作について説明する。

【００２５】図４に示すように、レジスタ１１にレジス
タ間比較命令Ｃが取込まれるタイミングをｔ０　とする
と、マシンサイクルｔ０　において、レジスタ１１にレ
ジスタ間比較命令Ｃが取込まれると同時に、レジスタ１
２に条件分岐命令Ｂ１　が取込まれる。ここで、レジス
タ１１内のレジスタ間比較命令Ｃが参照する一つ目のレ
ジスタＣ１　を指定するフィールドが信号線１０６　を
介してレジスタ１８にセットされる。また、制御回路３
からは信号線１０５　を介してレジスタ間比較命令Ｃの
次に条件分岐命令Ｂ１　が続いている旨を示す論理値“
１”の信号がセレクタ５に出力される。これにより、セ
レクタ５ではレジスタ１２から信号線１０７　を介して
入力される条件分岐命令Ｂ１　のアドレス生成要素が選
択され、このアドレス生成要素がレジスタ１３にセット
される。さらに、制御回路３においてはアンドゲート３
３からＦ／Ｆ３４に論理値“１”がセットされる。ただ
し、マシンサイクルｔ０　においては、パイプ制御回路
２から信号線１０３　を介して論理値“１”の信号が１
Ｔパルスでアンドゲート３３に入力するものとする。

【００２６】マシンサイクルｔ１　において、レジスタ
１３から条件分岐命令Ｂ１　のアドレス生成要素が出力
されると、アドレス生成回路６にて分岐先アドレスの生
成が実行され、生成された分岐先アドレスがレジスタ１
４にセットされる。一方、レジスタ１８からレジスタフ
ァイル９に一つ目のレジスタＣ１　を指定する値が出力
されると、レジスタファイル９から所望のレジスタＣ１
　の値が読出されてレジスタ１９にセットされる。同時
に、レジスタ１１内のレジスタ間比較命令Ｃが参照する
二つ目のレジスタＣ２　を指定するフィールドが信号線
１０６　を介してレジスタ１８にセットされる。また、
制御回路３においてはＦ／Ｆ３４からＦ／Ｆ３５に論理
値“１”がセットされる。この間、レジスタ１１，１２
はホールド状態となっている。

【００２７】マシンサイクルｔ２　において、レジスタ
１４から条件分岐命令Ｂ１　のアドレス生成要素に基い
て生成された分岐先アドレスが出力されると、アドレス
変換回路７にてキャッシュアクセスのための実アドレス
変換が実行され、変換された実アドレスがレジスタ１５
にセットされる。一方、レジスタ１９からレジスタ間比
較命令Ｃが参照する一つ目のレジスタＣ１　の値が出力
される。同時に、レジスタ１８からレジスタファイル９
にレジスタ間比較命令Ｃが参照する二つ目のレジスタＣ
２　を指定する値が出力されると、レジスタファイル９
から所望のレジスタＣ２の値が読出されてレジスタ２０
にセットされる。また、制御回路３においてはＦ／Ｆ３
５からＦ／Ｆ３６に論理値“１”がセットされる。この
間、レジスタ１１，１２はホールド状態となっている。

【００２８】マシンサイクルｔ３　において、レジスタ
１５からキャッシュアクセスのための条件分岐命令Ｂ１
　の分岐先実アドレスが出力されると、キャッシュ回路
８にてキャッシュアクセスが実行され、このキャッシュ
アクセスの実行後に分岐先命令ＢＳ１　が信号線１０８
　を介してセレクタ４に送出される。一方、レジスタ２
０からレジスタ間比較命令Ｃが参照する二つ目のレジス
タＣ２　の値が出力される。このとき、レジスタ１９は
ホールド状態となっているので、一致コンパレータ１０
によってレジスタ間比較命令Ｃが所望するレジスタ間比
較が実行され、その比較によって一致が検出されると、
一致している旨を示す論理値“１”の信号が信号線１１
３　を介して制御回路３に送出される。ここで、制御回
路３においてはＦ／Ｆ３６が論理値“１”を出力してい
るため、アンドゲート３７で一致コンパレータ１０から
の比較結果とＦ／Ｆ３６の出力との論理積がとられると
、論理値“１”の信号が信号線１０４　を介してセレク
タ４に出力される。 よって、セレクタ４では信号線１０８　を介して入力さ
れるキャッシュ回路８からの分岐先命令ＢＳ１　を選択
し、レジスタ１１にセットする。

【００２９】マシンサイクルｔ４　において、レジスタ
１１から分岐先命令ＢＳ１　が出力されると、分岐先命
令ＢＳ１　の命令実行が開始され、各ステージによって
分岐先命令ＢＳ１　が実行される。

【００３０】従来技術においてはレジスタ１２がないた
めに図５に示す如く実行され、レジスタ間比較命令Ｃが
デコードステージから次のアドレス生成ステージに落ち
たとき、アドレス生成ステージではアドレス生成アダー
が使用されずに空きステージになってしまう。これに対
して、上述した処理動作では図４に示す如く実行される
ので、レジスタ間比較命令Ｃがデコードステージから次
のアドレス生成ステージに落ちる代わりに、レジスタ間
比較命令Ｃに後続する条件分岐命令Ｂ１　が次のアドレ
ス生成ステージに落ちるため、アドレス生成ステージが
空きステージとなることなく、レジスタ間比較命令Ｃと
条件分岐命令Ｂ１　とをあたかも一つの命令のように実
行することができる。

【００３１】このように、命令バッファ１からレジスタ
間比較命令Ｃが命令デコードステージに取出されるタイ
ミングで後続する命令を命令バッファ１から読出し、該
命令が条件分岐命令Ｂ１　であることが制御回路３で検
出されると、次のタイミングでセレクタ５によってレジ
スタ間比較命令Ｃをアドレス生成ステージに落とす代わ
りにレジスタ間比較命令Ｃに後続する条件分岐命令Ｂ１
　をアドレス生成ステージに落とすようにするとともに
、レジスタ間比較命令Ｃが参照する一つ目および二つ目
のレジスタＣ１　，Ｃ２　を夫々指定するフィールドを
順次レジスタ１８にセットし、レジスタファイル９から
所望のレジスタＣ１　，Ｃ２　の値を順次読出して一致
コンパレータ１０で比較するようにすることによって、
従来のようにアドレス生成ステージが空きステージとな
ることなく、レジスタ間比較命令Ｃと条件分岐命令Ｂ１
　とをあたかも一つの命令のように実行することができ
る。したがって、図４および図５に示す如く、マシンサ
イクルの無駄をなくすことができ、命令の実行を高速化
することができる。

【００３２】

【発明の効果】以上説明したように本発明によれば、命
令バッファから同時に読出された命令において、レジス
タ間比較命令に条件分岐命令が後続していることが検出
されたとき、パイプライン方式のアドレス生成ステージ
でのレジスタ間比較命令の実行に代えて条件分岐命令を
アドレス生成ステージで実行して分岐先アドレスを生成
するようにすることによって、空きステージを発生させ
ることなく、マシンサイクルの無駄をなくすことができ
、命令の実行を高速化することができるという効果があ
る。

【図面の簡単な説明】

【図１】本発明の一実施例の構成を示すブロック図であ
る。

【図２】図１の制御回路の詳細な構成を示すブロック図
である。

【図３】本発明の一実施例における命令の流れを示す図
である。

【図４】本発明の一実施例の動作を示す命令実行タイム
チャートである。

【図５】従来技術による命令実行タイムチャートである
。

【符号の説明】

１　　命令バッファ ２　　制御回路 ３　　パイプ制御回路 ４，５　　セレクタ ９　　レジスタバッファ １０，３１，３２　　一致コンパレータ１１〜２０　　
レジスタ ３３，３７　　アンドゲート ３４〜３６　　フリップフロップ

Claims (1)

【特許請求の範囲】
1. 【請求項１】　　パイプライン方式の情報処理装置であ
   って、命令バッファから命令を読出すときに同時に次命
   令を読出す読出し手段と、前記読出し手段によって読出
   された前記命令がレジスタ間比較命令であり、かつ前記
   次命令が前記レジスタ間比較命令に後続する条件分岐命
   令であるか否かを検出する検出手段と、前記検出手段に
   よって前記レジスタ間比較命令に前記条件分岐命令が後
   続していることが検出されたとき、前記レジスタ間比較
   命令を実行するレジスタ間比較命令実行手段と、前記パ
   イプライン方式のアドレス生成ステージでの前記レジス
   タ間比較命令の実行に代えて前記条件分岐命令を前記ア
   ドレス生成ステージで実行して分岐先アドレスを生成す
   るよう制御する制御手段とを設けたことを特徴とする情
   報処理装置。