JPH04299536A - ショットキゲート型電界効果トランジスタの製造方法 - Google Patents
ショットキゲート型電界効果トランジスタの製造方法Info
- Publication number
- JPH04299536A JPH04299536A JP6414491A JP6414491A JPH04299536A JP H04299536 A JPH04299536 A JP H04299536A JP 6414491 A JP6414491 A JP 6414491A JP 6414491 A JP6414491 A JP 6414491A JP H04299536 A JPH04299536 A JP H04299536A
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- Japan
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- schottky
- forming
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
［発明の目的］
【０００１】
【産業上の利用分野】本発明は、ショットキ特性の向上
を目指したショットキゲート型電界効果トランジスタの
製造方法に関するものである。
を目指したショットキゲート型電界効果トランジスタの
製造方法に関するものである。
【０００２】
【従来の技術】ショットキゲート型電界効果トランジス
タは、金属と半導体との接触をゲートとする一種の接合
型ＦＥＴでありＭＥＳＦＥＴとも呼ばれている。その中
でも電子移動度の大きいＧａＡｓを半導体基板に用いた
ＭＥＳＦＥＴは高速動作する集積回路に適しており、ま
たプロセス的にも簡便であることからさかんに開発が行
なわれている。
タは、金属と半導体との接触をゲートとする一種の接合
型ＦＥＴでありＭＥＳＦＥＴとも呼ばれている。その中
でも電子移動度の大きいＧａＡｓを半導体基板に用いた
ＭＥＳＦＥＴは高速動作する集積回路に適しており、ま
たプロセス的にも簡便であることからさかんに開発が行
なわれている。
【０００３】集積回路のさらなる高速化のためゲート長
を微細化することによるＭＥＳＦＥＴの高性能化が進め
られている。この時、ＭＥＳＦＥＴの高性能化を行なう
ためにはゲート長の微細化にともない、活性層の高濃度
薄層化も行なわなければならない。しかし活性層の高濃
度薄層化にともない、ＭＥＳＦＥＴのショットキ特性の
劣化、すなわちショットキ障壁の低下や理想因子のｎ値
の増大といった問題が生じてくる。
を微細化することによるＭＥＳＦＥＴの高性能化が進め
られている。この時、ＭＥＳＦＥＴの高性能化を行なう
ためにはゲート長の微細化にともない、活性層の高濃度
薄層化も行なわなければならない。しかし活性層の高濃
度薄層化にともない、ＭＥＳＦＥＴのショットキ特性の
劣化、すなわちショットキ障壁の低下や理想因子のｎ値
の増大といった問題が生じてくる。
【０００４】この問題に対し活性層表面を窒化させて薄
い絶縁膜を形成しショットキ特性の劣化を防止する方法
が行なわれているが、この方法ではショットキ障壁の低
下は抑制できるものの表面窒化後に堆積するゲート電極
用金属との密着性の劣化、ｎ値の大幅な増大及び再現性
の不良といった問題が生じ安定で良好なＭＥＳＦＥＴを
形成することができなかった。
い絶縁膜を形成しショットキ特性の劣化を防止する方法
が行なわれているが、この方法ではショットキ障壁の低
下は抑制できるものの表面窒化後に堆積するゲート電極
用金属との密着性の劣化、ｎ値の大幅な増大及び再現性
の不良といった問題が生じ安定で良好なＭＥＳＦＥＴを
形成することができなかった。
【０００５】
【発明が解決しようとする課題】以上のようにＭＥＳＦ
ＥＴの高性能化にともなうショットキ特性の劣化を抑制
する方法には問題点が多く有効な手段はなかった。本発
明はショットキ特性の劣化を再現性良く抑制できるショ
ットキゲート型電界効果トランジスタの製造方法を提供
することを目的とする。 ［発明の構成］
ＥＴの高性能化にともなうショットキ特性の劣化を抑制
する方法には問題点が多く有効な手段はなかった。本発
明はショットキ特性の劣化を再現性良く抑制できるショ
ットキゲート型電界効果トランジスタの製造方法を提供
することを目的とする。 ［発明の構成］
【０００６】
【課題を解決するための手段】本発明は半導体基板に形
成した活性層とゲート電極の間にアンドープあるいは低
濃度にドープされた前記基板と同じ材質の半導体を形成
し、高濃度な活性層を直接ゲート電極に接しないように
することにより良好なショットキ特性を持つことを特徴
としている。
成した活性層とゲート電極の間にアンドープあるいは低
濃度にドープされた前記基板と同じ材質の半導体を形成
し、高濃度な活性層を直接ゲート電極に接しないように
することにより良好なショットキ特性を持つことを特徴
としている。
【０００７】
【作用】活性層上に直接ゲート電極が形成されているＭ
ＥＳＦＥＴにおいて、活性層を高濃度薄層化していくと
ゲート電極に高濃度な導電層がより近接することになり
鏡像面効果、表面準位およびトンネル電流が増大してい
き、その結果、ショットキ特性が低下する。
ＥＳＦＥＴにおいて、活性層を高濃度薄層化していくと
ゲート電極に高濃度な導電層がより近接することになり
鏡像面効果、表面準位およびトンネル電流が増大してい
き、その結果、ショットキ特性が低下する。
【０００８】本発明によれば、例えばＧａＡｓ基板に形
成した活性層とゲート電極の間にアンドープ、あるいは
低濃度のＧａＡｓ層をエピタキシャル成長させ形成する
ことにより、高濃度の活性層とゲート電極を直接接触さ
せず、また形成するＧａＡｓ層の厚さを適度に設定する
ことによりＦＥＴ特性を損わせずショットキ特性の劣化
を抑制できる。さらに下地に用いる基板と同じ材質の半
導体を形成するためにプロセス的に容易であり、またＭ
ＩＳ動作ではなくＭＥＳ動作可能なＦＥＴを形成するこ
とができる。
成した活性層とゲート電極の間にアンドープ、あるいは
低濃度のＧａＡｓ層をエピタキシャル成長させ形成する
ことにより、高濃度の活性層とゲート電極を直接接触さ
せず、また形成するＧａＡｓ層の厚さを適度に設定する
ことによりＦＥＴ特性を損わせずショットキ特性の劣化
を抑制できる。さらに下地に用いる基板と同じ材質の半
導体を形成するためにプロセス的に容易であり、またＭ
ＩＳ動作ではなくＭＥＳ動作可能なＦＥＴを形成するこ
とができる。
【０００９】
【実施例】以下、本発明の実施例を図面を参照して説明
する。図１は一実施例のＧａＡｓＭＥＳＦＥＴを示す断
面図である。図のように半絶縁性ＧａＡｓ基板１にはイ
オン注入によりｐ型層２および活性層３が形成されてい
る。そしてアンドープのＧａＡｓ４を低積し、それから
ゲート電極５をマスクとして中間濃度層６が形成され、
ゲートに対しサイドウォール形成後、高濃度層７が形成
され、その表面にオーミック電極８がＡｕＧｅ／Ａｕ膜
により形成されている。
する。図１は一実施例のＧａＡｓＭＥＳＦＥＴを示す断
面図である。図のように半絶縁性ＧａＡｓ基板１にはイ
オン注入によりｐ型層２および活性層３が形成されてい
る。そしてアンドープのＧａＡｓ４を低積し、それから
ゲート電極５をマスクとして中間濃度層６が形成され、
ゲートに対しサイドウォール形成後、高濃度層７が形成
され、その表面にオーミック電極８がＡｕＧｅ／Ａｕ膜
により形成されている。
【００１０】図１の（ａ）〜（ｅ）は本発明の一実施例
のＧａＡｓＭＥＳＦＥＴの製造工程断面図である。まず
半絶縁性ＧａＡｓ基板１にｐ型層形成用レジストパター
ンを形成し、Ｍｇイオンを例えば加速電圧１５０ｋｅＶ
、ドーズ量３×１０１２／ｃｍ２ でイオン注入してｐ
型層２を形成する。そしてレジストパターンを除去した
後、活性層形成用レジストパターンを形成し、このレジ
ストパターンをマスクとしてＳｉを例えば加速電圧１０
ｋｅＶ 、ドーズ量３×１０１３／ｃｍ２ でイオン注
入して活性層３を形成する（図２（ａ））。そしてレジ
ストパターンを除去した後、ＡｓＨ３ 雰囲気中で８２
０ ℃、３０分の熱処理を行なう。それからＭＯＣＶＤ
によりアンドープＧａＡｓ４を例えば１５０ Ａ（オン
グストローム）堆積する（図２（ｂ））。その後スパッ
タ法により窒化タングステン膜を例えば３０００Ａ堆積
しレジストをマスクにして反応性イオンエッチング（Ｒ
ＩＥ）法によりゲート電極５を形成する。それからレジ
ストを除去し中間濃度層成形用レジストパターンを形成
し、このレジストパターンとゲート５をマスクとしてＳ
ｉイオンを例えば加速電圧２０ｋｅＶ 、ドーズ量１．
５ ×１０１３／ｃｍ２ でイオン注入して中間濃度層
６を形成する（図２（ｃ））。それからレジストを除去
し、プラズマＣＶＤによりＳｉＯＮを１５００Ａ堆積し
、その後ＲＩＥ法によりエッチバックを行ないゲート電
極５にサイドウォールを形成する。それから高濃度層形
成用レジストを形成し、このレジストパターンとサイド
ウォールが形成されているゲート電極５をマスクとして
Ｓｉイオンを例えば加速電圧３０ｋｅＶ 、ドーズ量３
×１０１３／ｃｍ２ でイオン注入して高濃度層７を形
成する（図２（ｄ））。それからレジストを除去し、例
えばＡｓＨ３ 雰囲気中で８２０ ℃、３０分の熱処理
を行なう。その後高濃度層７上にＡｕＧｅ／Ａｕ膜によ
りオーミック電極を形成する（図２（ｅ））。
のＧａＡｓＭＥＳＦＥＴの製造工程断面図である。まず
半絶縁性ＧａＡｓ基板１にｐ型層形成用レジストパター
ンを形成し、Ｍｇイオンを例えば加速電圧１５０ｋｅＶ
、ドーズ量３×１０１２／ｃｍ２ でイオン注入してｐ
型層２を形成する。そしてレジストパターンを除去した
後、活性層形成用レジストパターンを形成し、このレジ
ストパターンをマスクとしてＳｉを例えば加速電圧１０
ｋｅＶ 、ドーズ量３×１０１３／ｃｍ２ でイオン注
入して活性層３を形成する（図２（ａ））。そしてレジ
ストパターンを除去した後、ＡｓＨ３ 雰囲気中で８２
０ ℃、３０分の熱処理を行なう。それからＭＯＣＶＤ
によりアンドープＧａＡｓ４を例えば１５０ Ａ（オン
グストローム）堆積する（図２（ｂ））。その後スパッ
タ法により窒化タングステン膜を例えば３０００Ａ堆積
しレジストをマスクにして反応性イオンエッチング（Ｒ
ＩＥ）法によりゲート電極５を形成する。それからレジ
ストを除去し中間濃度層成形用レジストパターンを形成
し、このレジストパターンとゲート５をマスクとしてＳ
ｉイオンを例えば加速電圧２０ｋｅＶ 、ドーズ量１．
５ ×１０１３／ｃｍ２ でイオン注入して中間濃度層
６を形成する（図２（ｃ））。それからレジストを除去
し、プラズマＣＶＤによりＳｉＯＮを１５００Ａ堆積し
、その後ＲＩＥ法によりエッチバックを行ないゲート電
極５にサイドウォールを形成する。それから高濃度層形
成用レジストを形成し、このレジストパターンとサイド
ウォールが形成されているゲート電極５をマスクとして
Ｓｉイオンを例えば加速電圧３０ｋｅＶ 、ドーズ量３
×１０１３／ｃｍ２ でイオン注入して高濃度層７を形
成する（図２（ｄ））。それからレジストを除去し、例
えばＡｓＨ３ 雰囲気中で８２０ ℃、３０分の熱処理
を行なう。その後高濃度層７上にＡｕＧｅ／Ａｕ膜によ
りオーミック電極を形成する（図２（ｅ））。
【００１１】図３は本発明による一実施例であるＧａＡ
ｓ基板を用いアンドープＧａＡｓのエピタキシャル層２
００ Ａにおけるショットキ障壁φＢ の活性層の不純
物濃度依存性である。高濃度領域においてゲート電極と
活性層が直接接触するような従来例は、急激にφＢ が
低下しているのに対し、本実施例ではφＢ の低下がわ
ずかであることがわかる。また活性層の不純物濃度Ｎｄ
が１×１０１７／ｃｍ３ 以下ではほとんどφＢ が低
下していないことがわかる。
ｓ基板を用いアンドープＧａＡｓのエピタキシャル層２
００ Ａにおけるショットキ障壁φＢ の活性層の不純
物濃度依存性である。高濃度領域においてゲート電極と
活性層が直接接触するような従来例は、急激にφＢ が
低下しているのに対し、本実施例ではφＢ の低下がわ
ずかであることがわかる。また活性層の不純物濃度Ｎｄ
が１×１０１７／ｃｍ３ 以下ではほとんどφＢ が低
下していないことがわかる。
【００１２】図４は、本発明によるφＢ のアンドープ
ＧａＡｓエピタキシャル層の厚さ依存性である。活性層
の不純物濃度は２×１０１６／ｃｍ３ である。この図
よりエピタキシャル層の厚さが１００ Ａ以下では急激
にφＢ が低下していることがわかる。これはエピタキ
シャル層が薄くなると鏡像面効果が大きくなり、またト
ンネル電流や再結合電流の増加によりショットキ障壁が
低下することによるものである。この図４よりエピタキ
シャル層の厚さは１００ Ａ〜２００ Ａあれば十分シ
ョットキ障壁の低下を抑制できることがわかる。
ＧａＡｓエピタキシャル層の厚さ依存性である。活性層
の不純物濃度は２×１０１６／ｃｍ３ である。この図
よりエピタキシャル層の厚さが１００ Ａ以下では急激
にφＢ が低下していることがわかる。これはエピタキ
シャル層が薄くなると鏡像面効果が大きくなり、またト
ンネル電流や再結合電流の増加によりショットキ障壁が
低下することによるものである。この図４よりエピタキ
シャル層の厚さは１００ Ａ〜２００ Ａあれば十分シ
ョットキ障壁の低下を抑制できることがわかる。
【００１３】本実施例では動作層下にｐ型層を形成して
あるが、これは短チャネル効果抑制のためであり、短チ
ャネル効果が抑制されておればｐ型層を形成することは
必ずしも必要ではない。また、本実施例ではＬＤＤ構造
のＦＥＴについて記述しているが、中間濃度層の代りに
高濃度層があるＦＥＴにおいても本発明の効果は何ら変
わりがない。
あるが、これは短チャネル効果抑制のためであり、短チ
ャネル効果が抑制されておればｐ型層を形成することは
必ずしも必要ではない。また、本実施例ではＬＤＤ構造
のＦＥＴについて記述しているが、中間濃度層の代りに
高濃度層があるＦＥＴにおいても本発明の効果は何ら変
わりがない。
【００１４】
【発明の効果】以上述べたように、本発明によれば半導
体基板に形成された活性層とゲート電極の間にアンドー
プあるいは低濃度の半導体基板と同じ材質の半導体を適
度な厚さに形成さえすれば、良好なショットキ特性を保
持したショットキゲート型電界効果トランジスタを得る
ことができる。
体基板に形成された活性層とゲート電極の間にアンドー
プあるいは低濃度の半導体基板と同じ材質の半導体を適
度な厚さに形成さえすれば、良好なショットキ特性を保
持したショットキゲート型電界効果トランジスタを得る
ことができる。
【図１】 本発明の一実施例のＧａＡｓＭＥＳＦＥＴ
を示す断面図。
を示す断面図。
【図２】 本発明の一実施例のＧａＡｓＭＥＳＦＥＴ
の製造方法を示す断面図。
の製造方法を示す断面図。
【図３】 本発明の特性を示す図で動作層の不純物濃
度とショットキ障壁の関係を示した図。
度とショットキ障壁の関係を示した図。
【図４】 本発明の特性を示す図でショットキ接合電
極と動作層間に形成するアンドープＧａＡｓエピタキシ
ャル層の厚さとショットキ障壁の関係を示した図。
極と動作層間に形成するアンドープＧａＡｓエピタキシ
ャル層の厚さとショットキ障壁の関係を示した図。
１…半導体ＧａＡｓ基板、
２…ｐ型層、
３…ｎ型活性層、
４…アンドープＧａＡｓ、
５…ゲート電極、
６…中間濃度層、
７…高濃度層、
８…オーミック電極、
９…レジスト、
１０…サイドウォール。
Claims (2)
- 【請求項１】 半導体基板に動作層形成用のイオン注
入を行なう工程と、高温アニールにより前記イオン注入
された半導体領域を活性化した後、前記半導体基板と同
じ材質の半導体を前記半導体基板上にエピタキシャル成
長させる工程と、高融点金属によりショットキ接合電極
を形成し、前記ショットキ接合電極をマスクとして中間
濃度層形成用のイオン注入を行なう工程と、絶縁膜のエ
ッチバックにより前記ショットキ接合電極にサイドウォ
ールを形成し、高濃度層形成用のイオン注入を行なう工
程と、その後サイドウォール除去し、高温アニールによ
り前記イオン注入された半導体領域を活性化させ前記高
濃度層上にオーミック電極を形成する工程とを備えたこ
とを特徴とするショットキゲート型電界効果トランジス
タの製造方法。 - 【請求項２】 請求項１記載のエピタキシャル層の不
純物濃度が１×１０１７／ｃｍ３ 以下でありかつ厚さ
が１００ 〜２００ （オングストローム）であること
を特徴とするショットキゲート型電界効果トランジスタ
の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6414491A JPH04299536A (ja) | 1991-03-28 | 1991-03-28 | ショットキゲート型電界効果トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6414491A JPH04299536A (ja) | 1991-03-28 | 1991-03-28 | ショットキゲート型電界効果トランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04299536A true JPH04299536A (ja) | 1992-10-22 |
Family
ID=13249591
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6414491A Pending JPH04299536A (ja) | 1991-03-28 | 1991-03-28 | ショットキゲート型電界効果トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04299536A (ja) |
-
1991
- 1991-03-28 JP JP6414491A patent/JPH04299536A/ja active Pending
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