JPH0430061B2 - - Google Patents
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- Publication number
- JPH0430061B2 JPH0430061B2 JP57227251A JP22725182A JPH0430061B2 JP H0430061 B2 JPH0430061 B2 JP H0430061B2 JP 57227251 A JP57227251 A JP 57227251A JP 22725182 A JP22725182 A JP 22725182A JP H0430061 B2 JPH0430061 B2 JP H0430061B2
- Authority
- JP
- Japan
- Prior art keywords
- data
- bulk
- devices
- fdc
- data transfer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/28—Handling requests for interconnection or transfer for access to input/output bus using burst mode transfer, e.g. direct memory access DMA, cycle steal
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Bus Control (AREA)
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は、複数の装置が同一バスを用いてデ
ータ転送を行うデータ処理システムに採用されて
好適なバルク制御方式に関する。
ータ転送を行うデータ処理システムに採用されて
好適なバルク制御方式に関する。
データ処理システムの一般的構成例を第１図に
示す。図では、バス９にCPU１、メインメモリ
８、DMAコントローラ１０、フロツピーデイス
クコントローラ（以下FDCと称す）３、ハード
デイスクコントローラ（以下HDCと称す）６、
が共通に接続され、更に、FDC３に信号線４を
介してフロツピーデイスク装置２が接続され、
HDC６に信号線７を介してデイスク装置５が接
続される。
示す。図では、バス９にCPU１、メインメモリ
８、DMAコントローラ１０、フロツピーデイス
クコントローラ（以下FDCと称す）３、ハード
デイスクコントローラ（以下HDCと称す）６、
が共通に接続され、更に、FDC３に信号線４を
介してフロツピーデイスク装置２が接続され、
HDC６に信号線７を介してデイスク装置５が接
続される。
このようなシステムにおいて、例えば、FDC
３がデータ転送中に、HDC６に起動をかけよう
とする場合、従来は次の２の手法があつた。
３がデータ転送中に、HDC６に起動をかけよう
とする場合、従来は次の２の手法があつた。
データ転送中のFDC３のデータ転送を強制
的に中断され、CPU１がバス９を介してHDC
６に起動をかける。
的に中断され、CPU１がバス９を介してHDC
６に起動をかける。
バス９とは別に、CPU１とFDC３、HDC６
との間をコマンド・ステイタス情報バスで接続
し、一方がデータ転送中であつても、他方へ独
立して起動をかけ得るようにしておく。
との間をコマンド・ステイタス情報バスで接続
し、一方がデータ転送中であつても、他方へ独
立して起動をかけ得るようにしておく。
ところが、の手法では中断させたFDC３の
データバツフアリングするメモリが必要となりハ
ードウエア量を増大するという欠点がある。これ
は、HDC６を中断させる場合も同様である。ま
た、の手法によると、配線が複雑となり、やは
りハードウエア量が増大してしまうという欠点が
あつた。これは、バルク装置が増加する程著しく
なる欠点である。
データバツフアリングするメモリが必要となりハ
ードウエア量を増大するという欠点がある。これ
は、HDC６を中断させる場合も同様である。ま
た、の手法によると、配線が複雑となり、やは
りハードウエア量が増大してしまうという欠点が
あつた。これは、バルク装置が増加する程著しく
なる欠点である。
本発明は、以上説明した従来の方式の欠点に鑑
みなされたもので、その目的は、ある装置がデー
タ転送中に、他の装置に起動をかけることがで
き、複数の装置のデータ転送を同時進行（全く同
一時間にという意味でない）させ得るバルク制御
方式を提供することである。
みなされたもので、その目的は、ある装置がデー
タ転送中に、他の装置に起動をかけることがで
き、複数の装置のデータ転送を同時進行（全く同
一時間にという意味でない）させ得るバルク制御
方式を提供することである。
そこで、本発明では、CPUを含む複数のバル
ク装置がバスに共通接続され、装置の起動からデ
ータ転送の終了に至る一連の動作が上記同一バス
上で行なわれるデータ処理装置の、上記複数のバ
ルク装置のうち、少くとも１個は上記バスを使用
する際所定間隔でデータ転送を中断し、これを検
出通知する手段を有し、該手段により上記CPU
へ割込むことにより他のバルク装置を起動するよ
うにした。
ク装置がバスに共通接続され、装置の起動からデ
ータ転送の終了に至る一連の動作が上記同一バス
上で行なわれるデータ処理装置の、上記複数のバ
ルク装置のうち、少くとも１個は上記バスを使用
する際所定間隔でデータ転送を中断し、これを検
出通知する手段を有し、該手段により上記CPU
へ割込むことにより他のバルク装置を起動するよ
うにした。
以下、図面を参照して本発明の実施例を説明す
る。この実施例では、フロツピーデイスク装置と
デイスク装置とのバルクを例とするが、少なくと
も１つの、データ転送を必然的に中断しなければ
ならぬ装置（例えば、磁気テープ等）と他の装置
（複数であつても良い場合もある）との組のデー
タ転送を同時進行させる場合に有効である。
る。この実施例では、フロツピーデイスク装置と
デイスク装置とのバルクを例とするが、少なくと
も１つの、データ転送を必然的に中断しなければ
ならぬ装置（例えば、磁気テープ等）と他の装置
（複数であつても良い場合もある）との組のデー
タ転送を同時進行させる場合に有効である。
第２図は、本発明の方式を採用したシステムで
あり、第１図と同一構成要素には同一符号を付し
てある。同図において、１４はバイトカウンタで
あり、フロツピーデイスク装置２が中断している
ことを検出する機能を有する。つまり、具体的に
は、バイトカウンタ１４は、DMAコントローラ
１０がFDC３に１バイトのデータ転送要求の受
付信号を出力する回数をカウントし、フロツピー
デイスク装置２のデイスク上の１セクタ中に存在
するデータ量（所定バイト）分受付信号が検出さ
れたときに、割込み信号１５をCPU１へ出力す
る。CPU１は、この割込みによつて、デイスク
装置５に対する作業要求が上位装置から送られて
きているか否か調べ、もし、送られてきていると
きには、バス９を介してHDC６を起動する。
あり、第１図と同一構成要素には同一符号を付し
てある。同図において、１４はバイトカウンタで
あり、フロツピーデイスク装置２が中断している
ことを検出する機能を有する。つまり、具体的に
は、バイトカウンタ１４は、DMAコントローラ
１０がFDC３に１バイトのデータ転送要求の受
付信号を出力する回数をカウントし、フロツピー
デイスク装置２のデイスク上の１セクタ中に存在
するデータ量（所定バイト）分受付信号が検出さ
れたときに、割込み信号１５をCPU１へ出力す
る。CPU１は、この割込みによつて、デイスク
装置５に対する作業要求が上位装置から送られて
きているか否か調べ、もし、送られてきていると
きには、バス９を介してHDC６を起動する。
次に、第２図、第３図を参照して、システムの
動作を説明する。第３図に示すフロツピーデイス
クフオーマツトは、１セクトのデータ間に所定長
のデータ非格納領域（Gap）が設けられている。
このフオーマツトの詳細は、例えば、昭和54年11
月７日発行の『μPD765 FDCユーザーズ・マニ
ユアル』（NEC日本電気株式会社）に開示されて
いる。今時刻T1において、フロツピーデイスク
装置２からメインメモリ８に対するライト命令が
出ていたとする。すると、CPU１はバス９を介
してFDC３に対し、リードコマンド・アドレス
を出力する。FDC３はフロツピーデイスク装置
２に対してシーク動作させ、前記アドレス位置に
ヘツドを移動させる。リード動作により読み出さ
れたデータは信号線４からFDC３に取り込まれ
る。FDC３は、DMAコントローラ１０にデータ
転送要求を出力する。すると、DMAコントロー
ラ１０は、他の位置からデータ転送要求が出力さ
れていないかを調べる。この場合、出力されてい
ないから、DMAコントローラ１０は、受付信号
をFDC３へ出力し、メインメモリ８に対しアド
レス情報・ライト信号を出力する。これにより、
バス９上のデータはメインメモリ８内に格納され
る。
動作を説明する。第３図に示すフロツピーデイス
クフオーマツトは、１セクトのデータ間に所定長
のデータ非格納領域（Gap）が設けられている。
このフオーマツトの詳細は、例えば、昭和54年11
月７日発行の『μPD765 FDCユーザーズ・マニ
ユアル』（NEC日本電気株式会社）に開示されて
いる。今時刻T1において、フロツピーデイスク
装置２からメインメモリ８に対するライト命令が
出ていたとする。すると、CPU１はバス９を介
してFDC３に対し、リードコマンド・アドレス
を出力する。FDC３はフロツピーデイスク装置
２に対してシーク動作させ、前記アドレス位置に
ヘツドを移動させる。リード動作により読み出さ
れたデータは信号線４からFDC３に取り込まれ
る。FDC３は、DMAコントローラ１０にデータ
転送要求を出力する。すると、DMAコントロー
ラ１０は、他の位置からデータ転送要求が出力さ
れていないかを調べる。この場合、出力されてい
ないから、DMAコントローラ１０は、受付信号
をFDC３へ出力し、メインメモリ８に対しアド
レス情報・ライト信号を出力する。これにより、
バス９上のデータはメインメモリ８内に格納され
る。
この動作が、１バイト転送毎に繰り返され、１
セクト分のバイト数のデータ転送が終了したと
き、バイトカウンタ１４には１セクタ分のバイト
数分の受付信号が与えられているからバイトカウ
ンタ１４は割込信号１５を出力する。このとき、
CPU１にデイスク装置５に対する作業指示が出
されていた（図の▽印）とすると、CPU１はバ
ス９からHDC６に対してリードコマンド・アド
レス情報を出力する。このとき、FDC３は、フ
ロツピーデイスク装置２がセクタとセクタとの間
のギヤツプに相当して動作しているから、バス９
を使用していない。
セクト分のバイト数のデータ転送が終了したと
き、バイトカウンタ１４には１セクタ分のバイト
数分の受付信号が与えられているからバイトカウ
ンタ１４は割込信号１５を出力する。このとき、
CPU１にデイスク装置５に対する作業指示が出
されていた（図の▽印）とすると、CPU１はバ
ス９からHDC６に対してリードコマンド・アド
レス情報を出力する。このとき、FDC３は、フ
ロツピーデイスク装置２がセクタとセクタとの間
のギヤツプに相当して動作しているから、バス９
を使用していない。
このようにしてデイスク装置５が起動され、
HDC６に取り込まれたデータがDMAコントロー
ラ１０の制御下で、メインメモリ８に格納され
る。一方、ギヤツプを通過するとフロツピーデイ
スク装置２もデータリード動作を開始し、FDC
３にデータが取り込まれるようになる。すると、
FDC３、HDC６の夫々にデータが存在するよう
になり、DMAコントローラ１０は、これらFDC
３、HDC６のデータ転送要求を受け付けながら
順次、データをメインメモリ８に格納する動作を
続ける。例えばDMAコントローラ１０は、FDC
３から１バイト転送中にHDC６からデータ転送
要求を受けると、FDC３からメインメモリ８へ
の１バイト転送後、HDC６からメインメモリ８
へ１バイトのデータを転送する。従つて、フロツ
ピーデイスク装置２またはデイスク装置５からそ
れぞれFDC３またはHDC６に取り込まれたデー
タは、データ転送要求後、他の装置からメインメ
モリ８への１バイト転送時間内にメインメモリ２
に転送されることになる。第３図のFDC３から
のデータ転送とHDC６からのデータ転送とは、
パルス内の縦線が示すタイミングで交互に行なわ
れ、結果として、データ転送は同時進行する。
尚、この実施例では、バイトカウンタ１４は、常
に所定の（１セクタ分のバイト数の）受付信号を
入力されると割込信号を出力するように、第３図
に図示したが、これは必須の要件でなく、１度割
込信号を出力した後、例えば、CPU１によりリ
セツトされるまで、動作せぬようにしても良い。
HDC６に取り込まれたデータがDMAコントロー
ラ１０の制御下で、メインメモリ８に格納され
る。一方、ギヤツプを通過するとフロツピーデイ
スク装置２もデータリード動作を開始し、FDC
３にデータが取り込まれるようになる。すると、
FDC３、HDC６の夫々にデータが存在するよう
になり、DMAコントローラ１０は、これらFDC
３、HDC６のデータ転送要求を受け付けながら
順次、データをメインメモリ８に格納する動作を
続ける。例えばDMAコントローラ１０は、FDC
３から１バイト転送中にHDC６からデータ転送
要求を受けると、FDC３からメインメモリ８へ
の１バイト転送後、HDC６からメインメモリ８
へ１バイトのデータを転送する。従つて、フロツ
ピーデイスク装置２またはデイスク装置５からそ
れぞれFDC３またはHDC６に取り込まれたデー
タは、データ転送要求後、他の装置からメインメ
モリ８への１バイト転送時間内にメインメモリ２
に転送されることになる。第３図のFDC３から
のデータ転送とHDC６からのデータ転送とは、
パルス内の縦線が示すタイミングで交互に行なわ
れ、結果として、データ転送は同時進行する。
尚、この実施例では、バイトカウンタ１４は、常
に所定の（１セクタ分のバイト数の）受付信号を
入力されると割込信号を出力するように、第３図
に図示したが、これは必須の要件でなく、１度割
込信号を出力した後、例えば、CPU１によりリ
セツトされるまで、動作せぬようにしても良い。
以上説明したように、本発明によれば、ある装
置がデータ転送中に他の装置に起動をかけ、複数
装置のデータ転送を同時進行させ得るので、シス
テムのスループツトが著しく低下する。しかも、
起動のために特別に複雑な装置を必要とせず、バ
イトカウンタだけで簡単に構成できる。更に、装
置を強制的に中断させたり、配線を複合化して、
他装置の起動を行う訳でないから、バツフアメモ
リや複数配線を必要とするといつたハードウエア
増大の原因がなく、極めて効率が良い。
置がデータ転送中に他の装置に起動をかけ、複数
装置のデータ転送を同時進行させ得るので、シス
テムのスループツトが著しく低下する。しかも、
起動のために特別に複雑な装置を必要とせず、バ
イトカウンタだけで簡単に構成できる。更に、装
置を強制的に中断させたり、配線を複合化して、
他装置の起動を行う訳でないから、バツフアメモ
リや複数配線を必要とするといつたハードウエア
増大の原因がなく、極めて効率が良い。
第１図は従来方式を採用したシステムのブロツ
ク図、第２図は本発明の方式を採用したシステム
の一例を示すブロツク図、第３図は第２図の動作
を説明をするためのタイミングチヤートである。 １……CPU、２……フロツピーデイスク装置、
３……FDC、５……デイスク装置、６……HDC、
８……メインメモリ、１０……DMAコントロー
ラ、１４……バイトカウンタ。
ク図、第２図は本発明の方式を採用したシステム
の一例を示すブロツク図、第３図は第２図の動作
を説明をするためのタイミングチヤートである。 １……CPU、２……フロツピーデイスク装置、
３……FDC、５……デイスク装置、６……HDC、
８……メインメモリ、１０……DMAコントロー
ラ、１４……バイトカウンタ。
Claims (1)
- １ データを複数のブロツクに分けて記憶し、各
ブロツク間に所定の非格納領域を有するようにフ
オーマツトされたバルク装置を複数個同一バス上
に接続するデータ処理装置において、前記バルク
装置を起動する手段と、前記起動手段により起動
されたバルク装置のデータ転送を行う手段と、前
記転送手段により１ブロツクのデータ転送が完了
したことを認識し、前記起動手段に通知する手段
とを有し、前記起動手段は前記通知を受け、前記
起動されているバルク装置以外の他のバルク装置
の起動要求に応じて、前記他のバルク装置を起動
し、前記転送手段は、前記起動された他のバルク
装置のデータ転送を行い、その後、夫々起動され
ているバルク装置のデータ転送を切替えながら並
行して実行することを特徴とするバルク制御方
式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22725182A JPS59121421A (ja) | 1982-12-28 | 1982-12-28 | バルク制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22725182A JPS59121421A (ja) | 1982-12-28 | 1982-12-28 | バルク制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59121421A JPS59121421A (ja) | 1984-07-13 |
| JPH0430061B2 true JPH0430061B2 (ja) | 1992-05-20 |
Family
ID=16857882
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22725182A Granted JPS59121421A (ja) | 1982-12-28 | 1982-12-28 | バルク制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59121421A (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5533279A (en) * | 1978-08-31 | 1980-03-08 | Fujitsu Ltd | Magnetic tape control system |
-
1982
- 1982-12-28 JP JP22725182A patent/JPS59121421A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59121421A (ja) | 1984-07-13 |
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