JPH04302165A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPH04302165A JPH04302165A JP3066298A JP6629891A JPH04302165A JP H04302165 A JPH04302165 A JP H04302165A JP 3066298 A JP3066298 A JP 3066298A JP 6629891 A JP6629891 A JP 6629891A JP H04302165 A JPH04302165 A JP H04302165A
- Authority
- JP
- Japan
- Prior art keywords
- output
- semiconductor memory
- output impedance
- input
- control signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W90/00—Package configurations
- H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
- H10W90/751—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires
- H10W90/756—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires between a chip and a stacked lead frame, conducting package substrate or heat sink
Landscapes
- Semiconductor Memories (AREA)
- Dram (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、高密度実装に適した半
導体記憶装置に関するものである。
導体記憶装置に関するものである。
【０００２】
【従来の技術】近年電子機器の高機能化，小型化に伴い
、そこに用いられる半導体記憶装置の高密度実装が急速
に進んでおり、実装密度を高めるため小型パッケージに
モールドした半導体記憶装置が次々と開発されている。
、そこに用いられる半導体記憶装置の高密度実装が急速
に進んでおり、実装密度を高めるため小型パッケージに
モールドした半導体記憶装置が次々と開発されている。
【０００３】
【発明が解決しようとする課題】しかしながら、パッケ
ージの小型化は、リードピッチ，半導体記憶素子のチッ
プサイズ等の制約があり、特に近年、大容量化に伴って
、チップサイズは大きくなる傾向にあるため、単純なパ
ッケージの小型化には、おのずと限界が生じる。
ージの小型化は、リードピッチ，半導体記憶素子のチッ
プサイズ等の制約があり、特に近年、大容量化に伴って
、チップサイズは大きくなる傾向にあるため、単純なパ
ッケージの小型化には、おのずと限界が生じる。
【０００４】本発明は上記従来の課題を解決するもので
、パッケージ外形寸法を大きく変えることなく、約２倍
の実装密度を達成することができる半導体記憶装置を提
供することを目的とする。
、パッケージ外形寸法を大きく変えることなく、約２倍
の実装密度を達成することができる半導体記憶装置を提
供することを目的とする。
【０００５】
【課題を解決するための手段】この目的を達成するため
、本発明の半導体記憶装置は、タブ両面にそれぞれ同一
機能を有する第１及び第２の半導体記憶素子が固定され
、前記第１及び第２の半導体記憶素子が出力インピーダ
ンス制御信号及びデータ入出力動作活性化信号を与える
手段を別個に備え、前記出力インピーダンス制御信号及
びデータ入出力動作活性化信号以外の制御信号，データ
入出力，電源を与える手段を共通に具備することを特徴
とするものである。
、本発明の半導体記憶装置は、タブ両面にそれぞれ同一
機能を有する第１及び第２の半導体記憶素子が固定され
、前記第１及び第２の半導体記憶素子が出力インピーダ
ンス制御信号及びデータ入出力動作活性化信号を与える
手段を別個に備え、前記出力インピーダンス制御信号及
びデータ入出力動作活性化信号以外の制御信号，データ
入出力，電源を与える手段を共通に具備することを特徴
とするものである。
【０００６】
【作用】この構成によって、パッケージ外形寸法を大き
く変えることなしに、半導体記憶装置の容量を２倍にす
ることができ、結果的に実装密度を約２倍にすることが
できる。
く変えることなしに、半導体記憶装置の容量を２倍にす
ることができ、結果的に実装密度を約２倍にすることが
できる。
【０００７】
【実施例】以下、本発明の一実施例について、図面を参
照しながら説明する。
照しながら説明する。
【０００８】図１は、本発明の一実施例の半導体記憶装
置の断面を示すものである。本発明の半導体記憶装置は
、タブ１、第１の半導体記憶素子２、第２の半導体記憶
素子３、リード４，４′、ボンディングワイヤ５，５′
よりなる。
置の断面を示すものである。本発明の半導体記憶装置は
、タブ１、第１の半導体記憶素子２、第２の半導体記憶
素子３、リード４，４′、ボンディングワイヤ５，５′
よりなる。
【０００９】タブ１の表面及び裏面に第１の半導体記憶
素子２及び第２の半導体記憶素子２がそれぞれ固定され
ている。
素子２及び第２の半導体記憶素子２がそれぞれ固定され
ている。
【００１０】第１または第２の半導体記憶素子２または
３は、２５６ｋビットのマルチポートメモリのチップで
あって、図２に示すように６４ｋビットのメモリアレイ
６（４個）と、それらに直結したＸデコーダ７，Ｙデコ
ーダ８、このメモリアレイ６に接続された２５６ビット
のデータレジスタ９とこれに直結しているポインタ１０
，メモリアレイ６にそのＹデコーダ８を介して接続され
ている入出力バッファ（ＩＯバッファ）１１，２５６ビ
ットのデータレジスタ９にそのポインタ１０を介して接
続されているシリアル入出力バッファ（ＳＩＯバッファ
）１２、及びこれらを制御するための行アドレスストロ
ーブ
３は、２５６ｋビットのマルチポートメモリのチップで
あって、図２に示すように６４ｋビットのメモリアレイ
６（４個）と、それらに直結したＸデコーダ７，Ｙデコ
ーダ８、このメモリアレイ６に接続された２５６ビット
のデータレジスタ９とこれに直結しているポインタ１０
，メモリアレイ６にそのＹデコーダ８を介して接続され
ている入出力バッファ（ＩＯバッファ）１１，２５６ビ
ットのデータレジスタ９にそのポインタ１０を介して接
続されているシリアル入出力バッファ（ＳＩＯバッファ
）１２、及びこれらを制御するための行アドレスストロ
ーブ
【００１１】
【外１】
【００１２】クロックジェネレータ１３，列アドレスス
トローブ
トローブ
【００１３】
【外２】
【００１４】クロックジェネレータ１４，ライトイネー
ブル
ブル
【００１５】
【外３】
【００１６】クロックジェネレータ１５，ライトマスク
コントロール１６，Ｘアドレスバッファ１７及びＹアド
レスバッファ１８，シリアルポートコントロール（ＳＣ
ＬＫ）クロックジェネレータ１９，シリアルポートイネ
ーブル
コントロール１６，Ｘアドレスバッファ１７及びＹアド
レスバッファ１８，シリアルポートコントロール（ＳＣ
ＬＫ）クロックジェネレータ１９，シリアルポートイネ
ーブル
【００１７】
【外４】
【００１８】クロックジェネレータ２０，転送制御回路
２１，出力イネーブル
２１，出力イネーブル
【００１９】
【外５】
【００２０】クロックジェネータ２２よりなっている。
そして、チップと外部のリード線との接続のために、Ｉ
Ｏバッファ１１にはライトマスクデータ入力／データ入
出力手段ＷＩＯ １１Ａ、ＳＩＯバッファ１２にはシ
リアルアクセス入出力手段ＳＩＯ１２Ａ、
Ｏバッファ１１にはライトマスクデータ入力／データ入
出力手段ＷＩＯ １１Ａ、ＳＩＯバッファ１２にはシ
リアルアクセス入出力手段ＳＩＯ１２Ａ、
【００２１】
【外６】
【００２２】クロックジェネレータ１３には行アドレス
ストローブ入力手段
ストローブ入力手段
【００２３】
【外７】
【００２４】１３Ａ、
【００２５】
【外８】
【００２６】クロックジェネレータ１４には列アドレス
ストローブ入力手段
ストローブ入力手段
【００２７】
【外９】
【００２８】１４Ａ、
【００２９】
【外１０】
【００３０】クロックジェネレータ１５にはライトイネ
ーブル入力手段
ーブル入力手段
【００３１】
【外１１】
【００３２】１５Ａ、Ｘアドレスバッファ１７及びＹア
ドレスバッファ１８にはアドレス入力手段Ａ０−Ａ７
１８Ａ、ＳＣＬＫクロックジェネレータ１９にはシリ
アルポートコントロールクロックアクセス信号入力手段
ＳＣＬＫ １９Ａ、
ドレスバッファ１８にはアドレス入力手段Ａ０−Ａ７
１８Ａ、ＳＣＬＫクロックジェネレータ１９にはシリ
アルポートコントロールクロックアクセス信号入力手段
ＳＣＬＫ １９Ａ、
【００３３】
【外１２】
【００３４】クロックジェネレータ２０にはシリアルポ
ート入出力コントロールアクセス信号入力手段
ート入出力コントロールアクセス信号入力手段
【００３
５】
５】
【外１３】
【００３６】２０Ａ、転送制御回路２１には転送制御信
号入力手段
号入力手段
【００３７】
【外１４】
【００３８】２１Ａ、転送制御回路２１と
【００３９】
【外１５】
【００４０】クロックジェネレータ２２とには転送サイ
クル動作信号入力手段
クル動作信号入力手段
【００４１】
【外１６】
【００４２】２２Ａが設けられている。さらに、本発明
により、図３に示すように、マルチポートメモリ１及び
２のＷＩＯ １１Ａ，ＳＩＯ １２Ａ，
により、図３に示すように、マルチポートメモリ１及び
２のＷＩＯ １１Ａ，ＳＩＯ １２Ａ，
【００４３
】
】
【外１７】
【００４４】１３Ａ，
【００４５】
【外１８】
【００４６】１５Ａ，
【００４７】
【外１９】
【００４８】２２Ａ，Ａ０−Ａ７ １７Ａは、それぞ
れ共通に引出され、他方、
れ共通に引出され、他方、
【００４９】
【外２０】
【００５０】１４Ａ，ＳＣＬＫ １９Ａ，ＳＥ ２
０Ａは、それぞれ独立別個に引出されている。
０Ａは、それぞれ独立別個に引出されている。
【００５１】マルチポートメモリ１及び２それぞれにお
いてランダムアクセスメモリ部（以下ＲＡＭ部）の入出
力インピーダンス制御及びデータ入出力活性化は
いてランダムアクセスメモリ部（以下ＲＡＭ部）の入出
力インピーダンス制御及びデータ入出力活性化は
【００
５２】
５２】
【外２１】
【００５３】で行いシリアルアクセスメモリ部（以下Ｓ
ＡＭ部）の入出力インピーダンス制御及びデータ入出力
活性化はＳＣＬＫ１，
ＡＭ部）の入出力インピーダンス制御及びデータ入出力
活性化はＳＣＬＫ１，
【００５４】
【外２２】
【００５５】及びＳＣＬＫ２，
【００５６】
【外２３】
【００５７】でそれぞれ行う。すなわちＣＡＳ １４
Ａ，ＳＣＬＫ １９Ａ，ＳＥ ２０Ａが出力インピ
ーダンス制御及びデータ入出力動作活性化信号を与える
手段である。
Ａ，ＳＣＬＫ １９Ａ，ＳＥ ２０Ａが出力インピ
ーダンス制御及びデータ入出力動作活性化信号を与える
手段である。
【００５８】図４及び図５に、本発明の半導体記憶装置
の動作タイミングの一例を示す。図４は、ＲＡＭ部への
書き込み及びＲＡＭ部からＳＡＭ部へのデータ転送時の
動作タイミングチャートで、図中サイクル１はマルチポ
ートメモリ１へのＲＡＭ部データ書き込みサイクルで、
の動作タイミングの一例を示す。図４は、ＲＡＭ部への
書き込み及びＲＡＭ部からＳＡＭ部へのデータ転送時の
動作タイミングチャートで、図中サイクル１はマルチポ
ートメモリ１へのＲＡＭ部データ書き込みサイクルで、
【００５９】
【外２４】
【００６０】クロック入力により、マルチポートメモリ
１を選択する。図中サイクル２は、マルチポートメモリ
２へのＲＡＭ部データ書き込みサイクルで、
１を選択する。図中サイクル２は、マルチポートメモリ
２へのＲＡＭ部データ書き込みサイクルで、
【００６１
】
】
【外２５】
【００６２】クロック入力により、マルチポートメモリ
２を選択する。図中サイクル３は、ＲＡＭ部からＳＡＭ
部へのデータ転送サイクルで、
２を選択する。図中サイクル３は、ＲＡＭ部からＳＡＭ
部へのデータ転送サイクルで、
【００６３】
【外２６】
【００６４】共にクロック入力を行うことにより、マル
チポートメモリ１，２共同時にデータの転送を行う。
チポートメモリ１，２共同時にデータの転送を行う。
【００６５】図５はＳＡＭ部からのデータ読み出し動作
のタイミングチャートで、図中サイクル１１，２１は、
マルチポートメモリ１からのデータ読み出しサイクルで
、ＳＣＬＫ１クロック入力でマルチポートメモリ１のＳ
ＡＭ部からのデータ出力が更新されると同時に
のタイミングチャートで、図中サイクル１１，２１は、
マルチポートメモリ１からのデータ読み出しサイクルで
、ＳＣＬＫ１クロック入力でマルチポートメモリ１のＳ
ＡＭ部からのデータ出力が更新されると同時に
【００６
６】
６】
【外２７】
【００６７】クロック入力でマルチポートメモリ１のシ
リアルデータ出力端子が低インピーダンスとなり、ＳＩ
Ｏ端子にマルチポートメモリ１からデータを出力する。
リアルデータ出力端子が低インピーダンスとなり、ＳＩ
Ｏ端子にマルチポートメモリ１からデータを出力する。
【００６８】図中サイクル１２，２２はマルチポートメ
モリ２からのデータ読み出しサイクルで、ＳＣＬＫ２ク
ロック入力でマルチポートメモリ２のＳＡＭ部からのデ
ータ出力が更新されると同時に、
モリ２からのデータ読み出しサイクルで、ＳＣＬＫ２ク
ロック入力でマルチポートメモリ２のＳＡＭ部からのデ
ータ出力が更新されると同時に、
【００６９】
【外２８】
【００７０】クロック入力でマルチポートメモリ２のシ
リアルデータ出力端子が低インピーダンスとなり、ＳＩ
Ｏ端子にマルチポートメモリ２からのデータを出力する
。
リアルデータ出力端子が低インピーダンスとなり、ＳＩ
Ｏ端子にマルチポートメモリ２からのデータを出力する
。
【００７１】本実施例に示すように、複数の半導体記憶
素子の出力をインタリーブし、半導体記憶素子の動作ス
ピードを比較的低速に保ったまま高速なデータ出力を得
る手法は、特に画像，映像分野では一般的に取られる手
法であり、このようなインタリーブを前提とする半導体
記憶装置の使用方法において、本発明の半導体記憶装置
は、実装面積を減少せしめ高実装密度を達成するのに大
いに有効である。
素子の出力をインタリーブし、半導体記憶素子の動作ス
ピードを比較的低速に保ったまま高速なデータ出力を得
る手法は、特に画像，映像分野では一般的に取られる手
法であり、このようなインタリーブを前提とする半導体
記憶装置の使用方法において、本発明の半導体記憶装置
は、実装面積を減少せしめ高実装密度を達成するのに大
いに有効である。
【００７２】次に本発明の他の実施例について説明する
。図６は、本発明の他の実施例のブロック図を示すもの
である。その構成は第１の実施例とほぼ同様であるが、
ＳＥ２０Ａが両半導体素子２，３に共通に接続されてい
る。
。図６は、本発明の他の実施例のブロック図を示すもの
である。その構成は第１の実施例とほぼ同様であるが、
ＳＥ２０Ａが両半導体素子２，３に共通に接続されてい
る。
【００７３】図７は図６記載の半導体記憶装置中のマル
チポートメモリの半導体記憶素子１及び２のＳＡＭデー
タ出力部のみを抜き出したロジック図で、半導体記憶素
子１及び２の３ステート出力バッファ２１及び３１、そ
れぞれ３ステート出力バッファ２１及び３１の出力イネ
ーブル信号２２及び３２、３ステート出力バッファ２１
及び３１の出力イネーブル信号発生回路２３及び３３よ
りなることを示す。図６及び図７記載の半導体記憶装置
の動作を、図８を参照しながら説明する。
チポートメモリの半導体記憶素子１及び２のＳＡＭデー
タ出力部のみを抜き出したロジック図で、半導体記憶素
子１及び２の３ステート出力バッファ２１及び３１、そ
れぞれ３ステート出力バッファ２１及び３１の出力イネ
ーブル信号２２及び３２、３ステート出力バッファ２１
及び３１の出力イネーブル信号発生回路２３及び３３よ
りなることを示す。図６及び図７記載の半導体記憶装置
の動作を、図８を参照しながら説明する。
【００７４】図８は、ＳＡＭ部からのデータ読み出し動
作のタイミングチャートで、図中サイクル１１，２１は
マルチポートメモリ１からのデータ読み出しサイクルで
あり、図中サイクル１２，２２はマルチポートメモリ２
からのデータ読み出しサイクルである。マルチポートメ
モリ１及び２のシリアルデータ入出力ＳＩＯはワイヤー
ドＯＲ接続されており、マルチポートメモリ１及び２の
出力バッファが同時に低インピーダンスになった場合、
出力バッファ部で電源間に貫通電流が流れる場合があり
、放置すれば半導体記憶素子の破壊に至る恐れがある。 従って、通常
作のタイミングチャートで、図中サイクル１１，２１は
マルチポートメモリ１からのデータ読み出しサイクルで
あり、図中サイクル１２，２２はマルチポートメモリ２
からのデータ読み出しサイクルである。マルチポートメ
モリ１及び２のシリアルデータ入出力ＳＩＯはワイヤー
ドＯＲ接続されており、マルチポートメモリ１及び２の
出力バッファが同時に低インピーダンスになった場合、
出力バッファ部で電源間に貫通電流が流れる場合があり
、放置すれば半導体記憶素子の破壊に至る恐れがある。 従って、通常
【００７５】
【外２９】
【００７６】と
【００７７】
【外３０】
【００７８】は共にＬｏｗレベルになることがないよう
に、システムのタイミング設計がなされるが、信号波形
の乱れ，タイミングマージン不足システム異常等により
、
に、システムのタイミング設計がなされるが、信号波形
の乱れ，タイミングマージン不足システム異常等により
、
【００７９】
【外３１】
【００８０】と
【００８１】
【外３２】
【００８２】が共にＬｏｗレベルになる可能性がある。
図６及び図７記載の半導体記憶装置は、前記ワイヤード
ＯＲ接続に起因する問題を防止するもので、図８におけ
る
ＯＲ接続に起因する問題を防止するもので、図８におけ
る
【００８３】
【外３３】
【００８４】及び
【００８５】
【外３４】
【００８６】が共に“Ｌ”となる期間においてはマルチ
ポートメモリ１及び２の両方の出力を高インピーダンス
にし、出力を禁止することによって、前記出力バッファ
における電源間の貫通電流を防止するものである。
ポートメモリ１及び２の両方の出力を高インピーダンス
にし、出力を禁止することによって、前記出力バッファ
における電源間の貫通電流を防止するものである。
【００８７】以上のように本実施例によれば、２半導体
記憶素子に出力をワイヤードＯＲ接続しているにもかか
わらず、出力バッファでの貫通電流を防止することがで
き、高信頼性を得ることが可能となる。
記憶素子に出力をワイヤードＯＲ接続しているにもかか
わらず、出力バッファでの貫通電流を防止することがで
き、高信頼性を得ることが可能となる。
【００８８】
【発明の効果】本発明は、タブ両面にそれぞれ同一機能
を有する半導体記憶素子を固定し、前記半導体記憶素子
の出力インピーダンス制御信号及びデータ入出力動作信
号のみを独立させ、他の制御信号，データ入出力，電源
を共通とすることにより、半導体記憶装置のピン数の増
加を最小限に抑えながら記憶容量を２倍にすることによ
り、高密度実装が容易に行える半導体記憶装置が実現で
きる。
を有する半導体記憶素子を固定し、前記半導体記憶素子
の出力インピーダンス制御信号及びデータ入出力動作信
号のみを独立させ、他の制御信号，データ入出力，電源
を共通とすることにより、半導体記憶装置のピン数の増
加を最小限に抑えながら記憶容量を２倍にすることによ
り、高密度実装が容易に行える半導体記憶装置が実現で
きる。
【００８９】更に、上記半導体記憶素子の出力インピー
ダンス制御信号を相互に取り込み、両半導体記憶素子の
出力が共にＬＯＷインピーダンスになるのを防止するこ
とにより、ワイヤードＯＲ接続を用いながら高い信頼性
を得ることが可能となるという優れた半導体記憶装置を
実現できるものである。
ダンス制御信号を相互に取り込み、両半導体記憶素子の
出力が共にＬＯＷインピーダンスになるのを防止するこ
とにより、ワイヤードＯＲ接続を用いながら高い信頼性
を得ることが可能となるという優れた半導体記憶装置を
実現できるものである。
【図１】本発明の半導体記憶装置の一実施例の断面図
【
図２】本発明の半導体記憶装置の半導体記憶素子の電気
回路の構成を示すブロック図
図２】本発明の半導体記憶装置の半導体記憶素子の電気
回路の構成を示すブロック図
【図３】本発明の一実施例の半導体記憶装置の信号接続
を示すブロック図
を示すブロック図
【図４】一実施例の半導体記憶装置の動作タイミングチ
ャート
ャート
【図５】一実施例の半導体記憶装置の動作タイミングチ
ャート
ャート
【図６】本発明の他の実施例の半導体記憶装置の信号接
続を示すブロック図
続を示すブロック図
【図７】本発明の他の実施例の半導体記憶装置の出力部
のみを抜き出したロジック図
のみを抜き出したロジック図
【図８】本発明の他の実施例の半導体記憶装置の出力動
作のタイミングチャート
作のタイミングチャート
１ タブ
２ 半導体記憶素子
３ 半導体記憶素子
１４Ａ 列アドレスストローブ活性化信号入力手段１
９Ａ シリアルポートコントロールクロック活性化信
号入力手段
９Ａ シリアルポートコントロールクロック活性化信
号入力手段
Claims (2)
- 【請求項１】タブ両面にそれぞれ同一機能を有する第１
及び第２の半導体記憶素子が固定され、前記第１及び第
２の半導体記憶素子が出力インピーダンス制御信号及び
データ入出力動作活性化信号を与える手段を別個に備え
、前記出力インピーダンス制御信号及びデータ入出力動
作活性化信号以外の制御信号，データ入出力，電源を与
える手段を共通に具備することを特徴とする半導体記憶
装置。 - 【請求項２】上記第１及び第２の半導体記憶素子が、１
つの出力に対して複数の出力インピーダンス制御信号を
持ち、且つ上記複数の出力インピーダンス制御信号のう
ち、少なくとも一対は、逆極性で出力インピーダンスを
制御するものであって、上記第１の半導体記憶素子の出
力インピーダンス制御信号を、上記第２の半導体記憶素
子の逆極性の出力インピーダンス制御信号に接続し、ま
た上記第２の半導体記憶素子の出力インピーダンス制御
信号を、上記第１の半導体記憶素子の逆極性の出力イン
ピーダンス制御信号に接続することを特徴とする請求項
１記載の半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3066298A JPH04302165A (ja) | 1991-03-29 | 1991-03-29 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3066298A JPH04302165A (ja) | 1991-03-29 | 1991-03-29 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04302165A true JPH04302165A (ja) | 1992-10-26 |
Family
ID=13311771
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3066298A Pending JPH04302165A (ja) | 1991-03-29 | 1991-03-29 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04302165A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0847086A3 (en) * | 1996-12-03 | 2000-07-26 | Texas Instruments Incorporated | Improvements in or relating to semiconductor devices |
| US6433421B2 (en) | 2000-04-14 | 2002-08-13 | Hitachi, Ltd. | Semiconductor device |
| US6552437B1 (en) | 1998-10-14 | 2003-04-22 | Hitachi, Ltd. | Semiconductor device and method of manufacture thereof |
-
1991
- 1991-03-29 JP JP3066298A patent/JPH04302165A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0847086A3 (en) * | 1996-12-03 | 2000-07-26 | Texas Instruments Incorporated | Improvements in or relating to semiconductor devices |
| US6552437B1 (en) | 1998-10-14 | 2003-04-22 | Hitachi, Ltd. | Semiconductor device and method of manufacture thereof |
| US6750080B2 (en) | 1998-10-14 | 2004-06-15 | Renesas Technology Corp. | Semiconductor device and process for manufacturing the same |
| US6433421B2 (en) | 2000-04-14 | 2002-08-13 | Hitachi, Ltd. | Semiconductor device |
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