JPH02246149A - 半導体集積回路装置とその欠陥救済法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、半導体集積回路装置とその欠陥救済法に関
し、例えば約６４Ｍピントのような大記憶容量を持つダ
イナミック型ＲＡＭ　（ランダム・アクセス・メモリ）
とその欠陥救済法に利用して有効な技術に関するもので
ある。

〔従来の技術〕

約１６Ｍビットのような大きな記憶容量を持つダイナミ
ック型ＲＡＭの開発が進められている。

このようなダイナミック型ＲＡＭの例として、例えば日
経マグロウヒル社、昭和６３年３月１日発行「日経マイ
クロデバイス１誌の頁６７〜頁８１がある。

〔発明が解決しようとする課題〕

上記のような大記憶容量化に伴い、メモリチップも必然
的に大型化する。それに伴い、約６４Ｍピントのような
大記憶容量化を図ったダイナミック型ＲＡＭにおいては
、素子の微細化や配線の引き回しにより配線長が長くさ
れることに応じて信号伝達速度が低下してしまう。この
結果、上記のような大記憶容量化を図ったＤＲＡＭにあ
っては、上記のような信号遅延よる動作速度の低下に対
して格別の配慮を行うことが必要になるものである。

すなわち、約６４Ｍビットものような大記憶容量化を実
現するには、もはや従来の約１Ｍビットや約４Ｍビット
に用いられた技術手法とは異なる新たな技術開発が必要
になるものである。

この発明の目的は、大記憶容量化を図った半導体記憶回
路を備えた半導体集積回路装置を提供することにある。

この発明の他の目的は、高速化を図りつつ大記憶容量化
を実現した半導体記憶回路を備えて半導体集積回路装置
を提供することにある。

この発明の更に他の目的は、大記憶容量化を実現した半
導体記憶回路の効率的な欠陥救済法を提供することにあ
る。

この発明の前記ならびにそのほかの目的と新規な特徴は
、本明細書の記述および添付図面から明らかになるであ
ろう。

〔課題を解決するための手段〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。

すなわち、メモリアレイと、そのアドレス選択回路及び
データの入出力回路とを含む回路ブロックをマクロセル
として、それを複数個設けて大記憶容量の半導体記憶装
置を構成する。上記マクロセルに近接して外部入力及び
出力用のボンディングパッドを配置し、同じ信号を供給
するボンディングパッドには共通のＬＯＣリードフレー
ムを延ばして、被覆ワイヤーによりボンディングを行う
。

メモリセルとしては、ワード線の裏打ち配線及びビット
線を多層化し、相互に隣接する配線の配線層を異ならせ
る。ワード線及び／又はビット線の両端に交互に駆動回
路と単位のセンスアンプを設ける。ノーマルモードとリ
フレッシュモードとでは、動作する回路の数や動作時間
を異ならせる。

同じアドレスに不良ビットが存在しないことを条件とし
て２つのメモリチップのうちの良品部分の出力を有効と
し、あるいは良品部分みをアクセスする。上記不良チッ
プのうち良品部分のみを用いた複数チップを１つのパフ
ケージ内に収めて見掛けうえ完動品とする。同一のアド
レスに不良がない３個以上の奇数個からなるメモリチッ
プ又はメモリブロックの出力信号を多数決論理回路を介
して出力させる。

〔作　用〕

上記した手段によれば、ＲＡＭ機能を持つ記憶回路をマ
クロセル化し、それを複数個設けて大記憶容量の半導体
記憶回路を構成するようにすることによって、レイアウ
トの単純化及び合理化が可能になる。上記マクロセルに
近接してＬ　ＯＧ　ＩＪ　−ドを延ばして被覆ワイヤー
によりボンディングを行うことにより、信号の高速入出
力が可能になる。

メモリセルとしては、ワード線の裏打ち配線やビット線
を多層化すること、ワード線及び／又はビット線の両端
に交互に駆動回路と単位のセンスアンプを設けることに
より、メモリセルの高密度配置が可能になる。ノーマル
モードに対してリフレッシュモードとで動作する回路の
数や動作時間を異ならせて低消費電力化が可能になる。

そして、２つの不良チップのうちの良品部分を用いるこ
とより見掛は上１つの完動品メモリチップが形成できる
。奇数個のビットの多数決をとることにより不良ビット
を無効にできる。これらの不良チップを同一パッケージ
に収めて１つのＲＡＭを構成することによってＲＡＭの
歩留まりを高くできる。

〔実施例〕

第１図には、この発明が適用された約６４Ｍビットのよ
うな大記憶容量を持つダイナミック型ＲＡＭの一実施例
の基本的ブロック図が示されている。

この実施例においては、メモリの大容量化に伴うチップ
サイズの大型化による制御信号やメモリアレイ駆動信号
といった各種配線長が長くされることによって、必然的
に信号伝播遅延時間が長くされてしまうことに応じて動
作速度が遅くなってしまうのを防ぐ等のために、ＲＡＭ
を構成するメモリアレイ部とそのアドレス選択等を行う
周辺部との配置に次のような工夫を行うものである。

同図の主要な各回路ブロックは、実際の半導体チップに
おける幾何学的な配置に合わせて描かれている。

この実施例のＲＡＭは、マクロセル化された複数からな
るメモリブロックが、マトリックス配置されて構成され
る。１つのマクロセル化されたメモリブロックは、その
記憶容量が約４Ｍビットを持つようにされる。同図の実
施例においては、このようなマクロセル化されたメモリ
ブロックが４行、４列に１６個配列されることによって
、全体では約６４Ｍビットもの大記憶容量を持つように
される。

１つのマクロセル化されたメモリブロックは、共通化さ
れたタイミング／アドレス発生回路を通して供給される
アドレス信号を受けるロウ系のアドレスデコーダ及びワ
ード線駆動回路、カラム系のアドレスデコーダ及びカラ
ム選択線駆動回路等からなるアドレス選択回路、メモリ
アレイ及び動作モードに応じて内部動作に必要な時系列
的なタイミングパルスを発生させるタイミング発生回路
及び選択されたメモリセルに対するデータの書き込み／
読み出しを行う入出力回路とを備えている。

上記のようなメモリブロックがマトリックス配置される
とともに、それを制御する上記のような制御回路が設け
られる。この制御回路と、上記各メモリブロックとは信
号バスにより信号の伝達が行われる。

それ故、この実施例のダイナミック型ＲＡＭは、マクロ
セル化した１個のメモリブロックを１つのＲＡＭと見做
したボード構成の半導体記憶装置に顕像した構成に見え
る。

しかしながら、この実施例のＲＡＭは、あくまでも１つ
の半導体集積回路により構成されるものであり、上記の
ようなボード構成の実装基板をそのまま単に半導体基板
に置き換えたものとは大きくことなる。なぜなら、半導
体集積回路においては、チップサイズの制約、配線層の
制約、消費電力の制約、欠陥救済等といったようにボー
ド構成の半導体記憶装置では問題にならないような種々
の技術的課題を包含するものであるからである。

すなわち、上記のような種々の技術的課題を解決して、
初めて１つの半導体集積回路装置として構成することが
できるものである。

この実施例では、上記のようなメモリ機能を持つメモリ
ブロックをマクロセル化することによって、全体のレイ
アウト及びその制御の簡素化を図るものである。すなわ
ち、約４Ｍビット規模の記憶容量を持つマクロセルを設
計することによって、それを例えば上記のように４×４
個並べるだけで６４Ｍビット規模のダイナミック型ＲＡ
Ｍが形成できるからである。

そして、上記制御回路において動作モードの判定を行う
とともにそれに対応した主要のタイミング信号を形成し
、アドレス信号は各メモリブロックに供給する内部アド
レス信号と、デコードしたメモリブロックの選択信号と
に分けて、上記信号バスを通してマクロセル化された・
メモリブロックに供給する。また、制御回路にリフレッ
シュ動作のためのリフレッシュアドレス発生回路を含む
リフレッシュ制御回路を設ける。

このような構成を採ることによって、マクロセル化され
たメモリブロックは、単にマトリックス配置されたメモ
リセルと、その選択回路及びデータの入出力回路とから
なるような単純化した回路構成とすることができる。す
なわち、この実施例のマクロセル化されたメモリブロッ
クにおいては、ボード構成の記憶装置に実装される個々
のＤＲＡＭのように動作モードの判定回路及びそれに対
応したタイミング信号の発生回路やリフレッシュアドレ
ス発生回路を含むリフレッシュ制御回路を設けることが
必要ない。

この実施例においては、素子のｍ１ｌｌ化に伴う素子の
耐圧低下や低消費電力化に対処するため、特に制限され
ないが、電源電圧が約３．３ｖのような比較的低い電位
にされる。この電源電圧は、外部から供給される約５ｖ
のような電圧を受けて、それを降圧させるもの電源回路
を内部に設ける構成の他、外部から上記約３．３ｖの電
圧を供給するものであってもよい、この場合、ワード線
等の選択レベルやシェアードセンスアンプを選択する選
択信号等のように電源電圧に対して高くされたレベルを
必要とする回路は、その回路毎にブートストラップ回路
を用いるか予め昇圧された電圧により動作させるように
すればよい。

よりいっそうの低消費電力化を図るために、例えば上記
約３．３■の電圧を受けて内部の動作電圧を２ｖや、５
ｖ程度に低くしてもよい。上記約１゜５ｖのような低い
電圧で回路を動作させるようにするとバッテリーバンク
アップが簡単に行えるものとなる。

第２図には、この発明に係るダイナミック型ＲＡＭの一
実施例のブロック図が示されている。

同図の各回路ブロックは、１つの半導体基板上に形成さ
れる。この実施例のＲＡＭは、上記のような約６４Ｍビ
ットのような大記憶容量を持つものであり、それは上述
のように１つの半導体集積回路装置により構成される。

それ故、外部端子としてはアドレス信号端子Ａｔ　　（
アドレスマルチプレックス方式ではＡＯ−Ａ１２）と、
ロウアドレスストローブ信号端子ＲＡＳ、カラムアドレ
スストローブ信号端子ＣＡＳ、ライトイネーブル信号端
子ＷＥ及びデータ信号端子Ｄｉｎ、　Ｄｏｕｔとからな
る。

アドレス信号端子Ａｉから供給されるアドレス信号は、
制御回路に含まれるアドレスコントロール回路ＡＤＣに
供給される。端子ＲＡＳから供給されたロウアドレスス
トローブ信号は、ロウ系のプリタイミング発生回路ＲＰ
ＴＧに取り込まれ、その出力信号は上記アドレスコント
ロール回路ＡＤＣ，ノーマルモード、リフレッシュモー
ド、カウンタテストモード等の動作モード判定回路ＲＤ
Ｃ及びメモリブロック選択信号、動作モードに応じた主
要タイミング信号の発生回路や、リフレッシュアドレス
カウンタ回路からなる制御回路Ｃ０ＮＴ２に供給される
。端子ＣＡＳから供給されたカラムアドレスストローブ
信号は、カラム系のブリタイミング発生回路ＣＰＴＧに
取り込まれ、その出力信号は上記アドレスコントロール
回路ＡＤＣ１動作モード判定回路ＲＤＣ及び上記制御回
路Ｃ０ＮＴ２に供給される。端子ＷＥから供給されたラ
イトイネーブル信号は、そのブリタイミング発生回路Ｗ
ＰＴＧに取り込まれ、その出力信号は上記アドレスコン
トロール回路ＡＤＣ１制御回路Ｃ０ＮＴ２及び動作モー
ド判定回路ＲＤＣに供給される。

アドレスコントール回路ＡＤＣは、上記アドレスストロ
ーブ信号ＲＡＳとＣＡＳを用いて、外部端子Ａｔから時
系列的に供給されるロウ系とカラム系のアドレス信号の
取り込みを行う、そして、そのうちの特定のアドレス信
号を制御回路Ｃ０ＮＴ１に供給し、残りのアドレス信号
をアドレスバッファＸＡＢとＹＡＢに入力する。アドレ
スバッファＸＡＢとＹＡＢは、それぞれ内部バスＸＢと
ＹＢを通して各メモリブロックにＸアドレスとＹアドレ
スを共通に供給する。

上記制御回路Ｃ０ＮＴ１は、リフレッシュ動作のときの
動作マット数やノーマルモードのアドレスを発生する。

動作モード判定回路ＲＤＣは、プリタイミング発生回路
ＲＰＴＧ、ＣＰＴＧ及びＷＰＴＧの出力信号からＣＢＲ
リフレッシュ（ＣＡＳビフォワーＲＡＳリフレフシュ）
やＷＣＢＲ（カウンタテスト）を判定し、その判定結果
を制御回路Ｃ０ＮＴ２に伝える。制御回路Ｃ０ＮＴ２は
、内部バスＣＢを通して、ノーマルモード時のブロック
選択信号、及びその動作モードに応じた主要なタイミン
グ信号を供給する。リフレッシュモード（ＣＢＲ）のと
きにはリフレッシュアドレスを供給する。

このため、各メモリプロフタにおいては、内部バスＸＢ
とＣＢを通して供給されたノーマルモード時のアドレス
とリフレッシュモードの時のアドレスとを切り換える切
り換え回路が設けられる。このリフレッシュモードのと
きには、後述するようにＹ系の選択回路とＸアドレスバ
ッファの動作が停止される。カウンタテストモード（Ｗ
ＣＢＲ）のときには、上記リフレッシュ動作とともにＹ
系の選択回路も動作させられる。

各メモリブロックの読み出し信号は、メインアンプＭＡ
を通して出力論理回路に伝えられ、それが入出力回路１
０Ｂを通して端子Ｄｏｕｔから送出される。なお、書き
込み経路は、上記端子Ｄｉｎから入力されたデータが上
記入出力回路ＩＯＢを通して取り込まれ、選択されたメ
モリブロックに伝えられる。このような書き込み経路は
、同図では省略されているが上記読み出し経路と平行に
配置されて設けられると理解されたい。

この実施例においては、１つのメモリブロックをマクロ
セル化し、それを複数個並べて上記約６Ｍビットもの大
記憶容量化を実現するものである。

それ故、例えば約４Ｍビット規模の記憶容量を持つメモ
リ回路を開発設計し、それと同じものを複数個設ければ
よいから回路の設計及びレイアウト設計が容易になるも
のである。また、上記のように１つのメモリブロックは
、それ自体が１つのＲＡＭを構成するようメモリセルの
選択回路や入出力回路を備えるものである。したがって
、後述するように選択されるべきメモリセルが存在する
メモリブロックのみを活性化することができるので、低
消費電力化が可能になる。

上記のように動作モード判定回路やりフレッシェ制御回
路を複数のメモリブロックに対して共通に設けるもので
あるから、メモリブロックそのものの回路規模を小さく
できるものであり、これに応じて全体の回路規模を小さ
くできる。

第３図には、この発明に係る半導体集積回路装置におけ
る外部端子の他の一実施例の基本的レイアウト図が示さ
れている。

同図には、マクロセル化された複数の回路ブロックによ
り１つの半導体集積回路装置が構成される０例えば、上
記のような約６４Ｍビットのダイナミック型ＲＡＭを構
成する場合、それぞれの回路ブロックが、前記のように
約４Ｍビットの記憶容量を持つダイナミック型ＲＡＭと
される。ただし、この実施例では、前記のような複数の
メモリブロックに対して共通に用いられるような制御回
路が設けられない。それ故、この実施例におけるメモリ
ブロックは、それぞれがアドレス選択回路、入出力回路
及び制御回路を備えるものであると理解されたい。

この実施例では、大規模集積回路における外部端子との
信号の授受が、内部配線の引き回しにより信号遅延を生
じて動作速度が遅（されてしまうことを防止するために
、それぞれのメモリブロックに対応して、それぞれの近
傍にボンディングパッドを配置するものである。

例えば、各メモリブロックのアドレスバッファが設けら
れる付近にはアドレス端子用ボンディングパッドが、制
御回路が設けられる付近にはＲＡ３４）ＣＡＳ及びＷＥ
といったような制御信号用のボンディングパッドが、入
出力回路にはデータ端子のボンディングパッドがそれぞ
れ可能な限り近接して配置される。この実施例では、従
来の半導体チップのように周辺部にボンディングパッド
を設けるものではなく、各メモリブロックに近傍して設
ける。

この場合、特に制限されないが、４行、４列からなるメ
モリブロックを上下方向に２分割、左右方向に２分割し
て構成される２列、２行からなる４つのメモリブロック
を１つのメモリグループとして、その中心部に４つのメ
モリブロックに対応して共通に用いられるようボンディ
ングパッドを設ける。このような構成を採ることによっ
て、ボンディングバンドの数を減らすことができる。こ
の構成では、全部で１６個からなるメモリブロックが４
つのメモリグループに分けられるから、１つの信号に対
応して４つのボンディングパッドが設けられる０例えば
、ロウアドレスストローブ信号ＲＡＳについて説明する
ならば、上記の４つのメモリグループに対して４つのボ
ンディングパッドが設けられる。

従来のＤＲＡＭチップでは上記のようにボンディングパ
ッドがチップの周辺部にしか設けられないことに加えて
、１つの信号には１つのボンディングパッドしか設けら
れないことに対して、この実施例の構成は大きく異なる
ものである。すなわち、チップの大型化に伴い、従来の
ＤＲＡＭのようにチップの周辺部にしかボンディングバ
ンドが設けられなく、かつ１つの信号には１つのボンデ
ィングバンドしか設けられない構成では、ボンディング
パッドが設けられた一点から対向する周辺部等まで配線
が引き回されることになり配線長が長くされてしまう。

この実施例では、動作速度の高速化のために上記のよう
な制約を取り払い、各メモリブロックに近接して必要な
信号のボンディングパッドを設けるものである。これに
より、ボンディングパッドからそれに対応した内部回路
の配線長が短くでき、チップサイズの大型化に関係なく
、動作の高速化を実現することができる。

ただし、上記のようにボンディングパッドを設けた場合
、従来のＤＲＡＭとは異なるボンディング技術が必要に
なるものである。そこで、次に説明するようなＬＯＣ　
（リード・オン・チップ）技術を利用するものである。

第４図には、この発明に係る半導体集積回路装置の一実
施例の基本的レイアウト図と、それに対応したＬＯＣリ
ードフレームの一実施例のパターン図が示されている。

同図のＬＯＣリードフレームは、チップの長手方向の半
分のエリアに対応したものが例示的に示されている。

ＬＯＣリードフレームは、例えばリードフレームとチッ
プの表面との間にフィルム状の絶縁物を介して接着剤を
用いてそれぞれを接続する。これにより、各リードは、
同図のようにチップの長辺側から延びて一定の個所から
チップの長手方向に直角に折れ曲がって構成される。こ
のようなＬＯＣリードフレームの採用によって、同じ信
号が供給されるボンディングパッドには、同じＬＯＣリ
ードフレームにワイヤーボンディングされる。この場合
、ワイヤーとしては他のＬＯＣリードフレームとの電気
的接触を防止するために絶縁被覆されたワイヤーが用い
られる。

同図の残り半分のメモリブロックに対応したボンディン
グパッドにも、上記のＬＯＣリードフレームとは軸対称
的にＬＯＣリードが設けられて同様に接続される。この
構成では、上記Ｌ　ＯＧ　ＩＪ　−ドフレームは、同じ
信号が与えられるボンディングバンドに対して共通に接
続される。したがうて、この実施例にあっては、ＬＯＣ
リードフレームを半導体集積回路装置の配線の一部と見
做して、信号伝達経路を構成するものである。ＬＯＣリ
ードフレームは、半導体集積回路装置に形成される信号
線に比べて、配′Ｉａ抵抗値を大幅に低減できるから動
作の高速化が可能になるものである。

上記ＬＯＣリードフレームとしては、上記のようなフィ
ルムを介在させるもの他、例えば、半導体チップの表面
（ボンディングパッドを除（）に絶縁体を形成しておい
てそれに直接リードを接着剤により接着するもの、ある
いはリードフレーム自体をボンディングを行う部分以外
をモールド樹脂等により覆い接着剤により半導体チップ
の表面に貼り付けるようにしてもよい。

なお、第２図に示した内部バスの一部をＬＯＣリードフ
レームに置き換える構成としてもよい。

この場合には、メモリブロックの選択動作を行うアドレ
ス信号と、各メモリブロックに共通に供給されるアドレ
ス信号とに分ける。各メモリブロックに供給するアドレ
ス信号は、上記ＬＯＣリードフレームを用いて、各メモ
リブロックに近接して配置されるボンディングパッドに
供給する。また、メモリブロックの選択用のアドレス信
号は、上記制御回路Ｃ０ＮＴ２に近接して配置されるボ
ンディングパッドに供給する。また、データの入出力経
路も上記しＯＣリードフレームを用いて各メモリブロッ
クの入出力回路用のボンディングパッドに接続させる。

このような構成を採ることによって、前記のようなシス
テムの簡素化が図られるとともに、動作の高速化を実現
できる。

第５Ａ図ないし第５Ｃ図には、上記半導体チップと、Ｌ
ＯＣリードフレームの他の一実施例の概略パターン図が
示されている。

第５Ａ図には、ＬＯＣリードフレームを半導体チップの
短手方向に配列した例が示され、第５Ｂ図には、半導体
チップの長辺からそれぞれ半導体チップの中央部までＬ
ＯＣリードフレームが延びるようなパターンとした例が
示され、第５Ｃ図には、ＬＯＣリードフレームを２層化
し、より多数のＬＯＣリードをチップ表面に構成する例
が示されている。このように、ＬＯＣリードフレームの
パターンは、ボンディングパッドの配列に合わせて種々
の実施形態を採ることができるものである。

第６図には、この発明に係るマクロセル化されたメモリ
ブロックに対する他の一実施例のボンディングパッドの
配置図が示されている。

この実施例では、前記２行、２列からなる４つのメモリ
ブロックを１つのメモリグループとして、その周辺部に
ボンディングパッドを配置した例が示されている。この
実施例では、ボンディングパッドから内部回路までの配
線をより短くするために、各回路に近接してボンディン
グバンドを配置するものである。それ故、ボンディング
パッドのうち、２つのメモリブロックに挟まれた領域に
形成されるボンディングパッドは、両メモリブロックに
共通に用いることができるが、それ以外は各メモリブロ
ック毎に設けられる。したがって、上記のようなボンデ
ィングバンドの共用化のために、上記４つのメモリブロ
ックの内部回路のレイアウトが、上記メモリブロックに
よって挟まれた十文字の縦軸及び横軸に対して軸対称的
に配置されることが望ましい。

第７ＷＪには、上記第６図に示したメモリグループを用
いた半導体集積回路装置の一実施例のレイアウト図が示
されている。

同図には、上記メモリグループを単位として、２列、２
行の形態に４つのメモリグループが配置される。この場
合、４つのメモリグループに挟まれた大きな十文字領域
に設けられるパッドは、それを軸対称とする２つのメモ
リグループのうちの隣接するメモリブロックにおいて共
通に用いられる。これにより、ボンディングバンド数を
減らすことができるものである。この場合、上記十文字
領域を構成する縦軸と横軸にそれぞれ対応して軸対称的
に各メモリグループを配置することが必要になる。なぜ
なら、上記共通化されるボンディングパッドには、それ
に近接して対応する内部回路が構成されることが必要に
なるからである。

メモリブロックにおいては、入出力ノードからデータの
入力出力が行われるものであるため、それ自体閉じた回
路を構成する。したがって、この実施例のように独立し
たメモリ機能を持つメモリブロックをマクロセル化した
場合、それに対応したボンディングパッドは、同じ信号
が供給されるものを単にＬＯＣリードフレームを利用し
て接続する構成を採るものである。

これに対して、前記第２図に示すような制御回路Ｃ０Ｎ
Ｔ、２においては、入力信号を内部論理回路で論理処理
して出力させる構成を採る。それ故、入力部と論理回路
部及び出力部が信号の流れに従って配置される。したが
って、メモリブロックに代えて、あるいは上記のような
複数のメモリブロック及びその制御回路や、メモリブロ
ックに記憶させるデータを生成する論理部等のような論
理回路がマクロセル化されて１つの半導体集積回路装置
を構成する場合、ＬＯＣリードフレームを上記同様にマ
クロセル間を接続する配線の一部として利用することが
できる。すなわち、この構成では、ＬＯＣリードフレー
ムは、通常のリードの他に外部に端子に接続されない内
部配線としてのリードが設けられる。すなわち、この内
部配線としてのリードフレームは、最終的にはパフケー
ジの内部に収められてしまい外部とは遮断された状態に
置かれる０例えば、第２図の構成のＤＲＡＭにおいて、
制御回路Ｃ０ＮＴ２から各メモリブロックに伝えられる
リフレッシュアドレス信号やブロック選択信号等は、内
部の信号バスＣＢに代えてＬＯＣリードフレームを利用
するものであってもよい、この場合と、外部端子に接続
されるリードと区別するために、リードを２層化してそ
のうちの一方を内部のマクロセル相互を接続するための
配線として利用することが望ましい、このような構成を
採ることによって、低消費電力化と高速化を図ることが
できる。すなわち、選択させるべきメモリセルが存在す
るメモリブロックのみを活性化することによって低消費
電力化が図られる。

この場合、高速アクセスを行うためには、各メモリブロ
ックに供給されるアドレス信号に先行してブロック選択
信号を伝える必要がある。上記のようにブロック選択信
号を内部バスではなく、ＬＯＣリードフレームを用いる
ことによって高速に各メモリブロックに伝えることがで
きるから、上記のように低消費電力化と高速化とを実現
できるもである。

第８図には、上記マクロセル化される１つのメモリブロ
ック及び一部のチップ内共通回路の一実施例のブロック
図が示されている。

メモリアレイＭ−ＡＲＹは、Ｘアドレスが２０４８で、
Ｙアドレスが２０４８からなり、合計約４Ｍビットの記
憶容量を持つようにされる。同図では、メモリセルアレ
イが２０４８ｘ２０４８のように配置されるよう描かれ
ているが、実際にはワード線の長さや、ビット線（デー
タ線又はデイジット線）の長さを短（するために、複数
のメモリマットに分割して構成される。メモリセルは、
後述するようにアドレス選択用ＭＯ３ＦＥＴと情報記憶
用キャパシタとにより構成される。上記アドレス選択用
ＭＯＳ　Ｆ　ＥＴのゲートは、同図において縦方向に延
長されるワード線に接続される。

アドレス選択用ＭＯＳＦＥＴの入出力ノードであるドレ
インは、同図において横方向に延長されるビット線に接
続される。

上記ワード線は、ＸデコーダＸＤＥＣにより生成された
選択信号に基づいて駆動回路により選択される。駆動回
路は、多数のメモリセルが結合されることによって、比
較的大きな負荷容量を持つようにされたワード線を高速
に駆動するために比較的大きな電流駆動能力を持つ、上
記ビット線は、ＹデコーダＹＤＥＣにより形成される選
択信号に基づいて選択される。すなわち、このＹデコー
ダＹＤＥＣは、ビット線を共通入出力線に接続させるカ
ラムスイッチ回路を選択する選択信号を形成する。

ビット線にはメモリセルの読み出し信号を増幅するセン
スアンプが設けられる。ダイナミック型メモリセルは、
アドレス選択用ＭＯＳ　Ｆ　ＥＴをオン状態にしてキャ
パシタをビット線に接続したとき、ビット線の寄生容量
とのチャージシェアにより記憶用キャパシタの記憶電荷
がいったん失われかかるが、上記のセンスアンプの増幅
出力をそのまま受けとることによって回復される。同図
のメモリアレイＭ−ＡＲＹには、上記のようなセンスア
ンプやカラムスイッチ回路が含まれるものである。この
他、メモリアレイＭ−ＡＲＹには、ビット線のプリチャ
ージ回路、ワード線の端部に設けられるワードクリア回
路も設けられる。

外部から供給されるアドレス信号のうち、ロウアドレス
ストローブ信号ＲＡＳに同期して入力されたものは、Ｘ
アドレスバッファＸＡＢに取り込まれる。Ｘアドレスバ
ッフアＸＡＢの出力信号とリフレッシュアドレス発生回
路ＲＣにより形成されたアドレス信号とはマルチプレク
サＸＭＰを介して選択的にＸデコーダＸＤＥＣに供給さ
れる。

ノーマルモードのときには、ＸアドレスバッファＸＡＢ
に取り込まれたアドレス信号がマルチプレクサＸＭＰを
介してＸデコーダＸＤＥＣに供給される。リフレッシュ
モードのときには、リフレッシュアドレス発生回路ＲＣ
により形成されたアドレス信号がマルチプレクサＸＭＰ
を介してＸデコーダＸＤＥＣに供給される。

外部から供給されるアドレス信号のうち、カラムアドレ
スストローブ信号ＣＡＳに同期して入力されたものは、
ＹアドレスバッファＹＡＢに取り込まれる。Ｙアドレス
バッファＹＡＢの出力信号はＹデコーダＹＤＥＣに供給
される。

外部から供給されたロウアドレスストローブ信号ＲＡＳ
は、ロウ系のタイミング回路ＲＴＧに供給される。外部
から供給されたカラムアドレスストローブ信号ＣＡＳは
、カラム系のタイミング回路ＣＴＧに供給される。外部
から供給されたライトイネーブル信号ＷＥは、タイミン
グ回路ＷＴＧに供給される。これらのタイミング回路Ｒ
ＴＧとＣＴＧにより形成されたタイミング信号は、同図
では省略されているが、上記アドレスバッファＸＡＢ、
ＹＡＢに供給されてアドレス信号の取り込みに用いられ
る。

上記各タイミング回路ＲＴＧＳＣＴＧ及びＷＴＧの出力
信号は、制御回路Ｃ０ＮＴに供給され、ここで動作モー
ド判定回路ＲＤＣで判定された動作モードに応じた内部
の動作タイミング信号が形成される。同図においてはこ
れらのタイミング信号の経路は省略されている。

上記タイミング回路ＲＴＧ、ＣＴＧ及びＷＴＧにより形
成されたタイミング信号は、動作モード判定回路ＲＤＣ
に供給される。この実施例では、リフレッシュモードで
の低消費電力化を図るために、リフレッシュモードと判
定されると、その信号ＣＢＨにより上記マルチプレクサ
ＸＰＭの切り換えを行うことの他、カラム系の各回路、
例えばＹアドレスバッファＹＡＢ、ＹデコーダＹＤＥＣ
。

メインアンプＭＡ、及びデータ入出力回路１０Ｂを非動
作状態にする。また、上記のようにＸデコーダＸＤＥＣ
には、リフレッシュアドレス発生回路ＲＣからアドレス
信号が供給されるものであるため、Ｘアドレスバッファ
ＸＡＢも非動作状態にされる。

すなわち、この実施例のダイナミック型ＲＡＭが実装さ
れる情報処理システム等において、ダイナミック型ＲＡ
Ｍがリフレッシュモードのとき、プロセッサが他のメモ
リ装置や周辺装置をアクセスするためにアドレスバス上
にアドレス信号を送出すると、アドレスバッファの入力
回路等がそれに応答してしまうことによって電流消費が
生じるのを上記信号ＣＢＲによって防止するものである
。

従来の大記憶容量を持つダイナミック型ＲＡＭでは、リ
フレッシュ７ドレス力ウンタ回路の動作を確認するため
にカラム系の回路を動作させて、リフレッシュが行われ
るときビット線を選んで順次リフレッシュが行われるメ
モリセルの記憶情報を外部に読み出すものとしている。

これに対して、この実施例のダイナミック型ＲＡＭでは
、リフレッシュモードのときには、低消費電力化を図る
ために本来のりフレッシェ動作に関係の無い上記のよう
な各周辺回路を非動作状態にするものである。これによ
り、１回のリフレッシュサイクルにおいてより多くのビ
ットからなるメモリセルに対して同時リフレッシュ動作
を可能にすることができる。

例えば、約６４Ｍビットもの大記憶容量を持つ場合従来
の手法をそのまま採用すると、１回のリフレッシュサイ
クルでは、Ｘアドレスにより指定されるワード線に接続
される約８にビットのメモリセルに対してリフレッシュ
動作を行わせることになる。この構成では、ＲＡＭ全部
のメモリセルに対してリフレッシュを終了させるのに約
８にサイクルもかかってしまう。

この実施例では、リフレッシュ動作を約１６Ｍビットの
ダイナミック型ＲＡＭと同様に約４にサイクルにより実
施するために上記のように周辺回路での消費電流を減ら
して、その分センスアンプによるビット線の充放電電流
に振り向けることによって、１回のリフレッシュ動作に
おいて約１６にビット等多数のメモリセルをリフレッシ
ュさせるものである。

このようなリフレッシュ方式は、上記の実施例のように
マクロセル化された複数のメモリブロックからなるダイ
ナミック型ＲＡＭの他、従来のダイナミック型ＲＡＭの
ように、メモリセルアレイを適当にマット分割し、それ
に対応してデコーダやアドレスバッファといったような
周辺回路を適宜にレイアウトしてなるものにも同様に適
用できるものであることはいうまでもないであろう。

第９図には、上記マクロセル化される１つのメモリブロ
ック及び一部のチップ共通回路の他の一実施例のブロッ
ク図が示されている。

この実施例では、上記第８図に示した実施例のブロック
図に加えて、以下に説明するようなノーマル回路とパワ
ーダウン回路がロウ系の選択回路に付加される。

説明が前記第８図の実施例と重複するが、同図の回路ブ
ロックは以下の通りである。

メモリアレイＭ−ＡＲＹは、特に制限されないが、Ｘア
ドレスが２０４８．で、Ｙアドレスが２０４８からなり
、合計約４Ｍビットの記憶容量を持つようにされる。同
図では、メモリセルアレイが２０４８ｘ２０４８のよう
に配置されるよう描かれているが、実際にはワード線の
長さや、ビット線の長さを短くするために、適宜に複数
のメモリマットに分割して構成される。

上記ワード線は、ＸデコーダＸＤＥＣにより生成される
選択信号に基づいてワード線駆動回路により選択される
。このワード線駆動回路は、多数のメモリセルが結合さ
れることによって、比較的大きな負荷容量を持つように
されたワード線を高速に駆動する。上記ビット線は、Ｙ
デコーダＹＤＥＣにより形成される選択信号に基づいて
カラムスイッチ回路により選択される。

ビット線にはメモリセルの読み出し信号を増幅するセン
スアンプが設けられる。同図のメモリアレイＭ−ＡＲＹ
には、上記のようなセンスアンプやカラムスイッチ回路
が含まれるものである。この他、メモリアレイＭ−ＡＲ
Ｙには、ビット線のプリチャージ回路、ワード線の端部
に設けられるワードクリア回路も設けられる。

外部から供給されるアドレス信号のうち、ロウアドレス
ストローブ信号ＲＡＳに同期して入力されたものは、Ｘ
アドレスバッファＸＡＢに取り込まれる。この実施例で
は、リフレッシュモードでのよりいっそうのパワーダウ
ン及びピーク電流の低減を図るためにＸアドレスバッフ
ァＸＡＢの出力信号はノーマル回路に供給される。リフ
レッシュアドレス発生回路ＲＣにより形成されたアドレ
ス信号は、パワーダウン回路に供給される。上記ノーマ
ル回路とパワーダウン回路の出力部には、マルチプレク
サＸＭＰが設けられ、その動作モードに応じてＸデコー
ダＸＤＥＣに供給される。

外部から供給されるアドレス信号のうち、カラムアドレ
スストローブ信号ＣＡＳに同期して入力されたものは、
ＹアドレスバフファＹＡＢに取り込まれる。Ｙアドレス
バフファＹＡＢの出力信号はＹデコーダＸＤＥＣに供給
される。

外部から供給されたロウアドレスストローブ信号ＲＡＳ
は、ロウ系のタイミング回路ＲＴＧに供給される。外部
から供給されたカラムアドレスストローブ信号ＣＡＳは
、カラム系のタイミング回路ＣＴＧに供給される。外部
から供給されたライトイネーブル信号ＷＥは、タイミン
グ回路ＷＴＧに供給される。これらのタイミング回路Ｒ
ＴＧとＣＴＧにより形成されたタイミング信号は、同図
では省略されているが、上記アドレスバッファＸＡＢ、
ＹＡＢに供給されてアドレス信号の取り込みに用いられ
る。

上記各タイミング回路ＲＴＧ、ＣＴＧ及びＷＴＧの出力
信号は、制御回路Ｃ０ＮＴに供給され、ここでＲＤＣで
判定された動作モードに応じた内部の動作タイミング信
号が形成される。同図においてはこれらのタイミング信
号の経路は省略されせている。

上記タイミング回路ＲＴＧ、ＣＴＧ及びＷＴＧにより形
成されたタイミング信号は、動作モード判定回路ＲＤＣ
に供給される。この実施例では、リフレッシュモードで
の低消費電力化を図るために、リフレッシュモードと判
定されると、その信号ＣＢＨにより前記同様にカラム系
の各回路、例えばＹアドレスバンファＹＡＢＳＹデコー
ダＹＤＥＣ、メインアンプＭＡ、及びデータ出力回路及
びＸアドレスバッファＸＡＢを非動作状態にする。

また、上記のようにマルチプレクサＸＭＰの切り換えを
行う。これによって、リフレッシュ動作でのワード線の
選択動作及びセンスアンプの増幅動作に費やされる電流
消費を低減させるものである。

また、ワード線選択動作及びセンスアンプ増幅動作時の
ピーク電流を低減させるものである。すなわち、同図で
はパワーダウン回路を通した信号がＸデコーダＸＤＥＣ
に供給されるよう描かれているが、実際にはこれらパワ
ーダウン回路（含むワード線駆動回路）とノーマル回路
とはＸデコーダＸＤＥＣと一体的に構成されるものであ
ると理解されたい。すなわち、パワーダウン回路は、Ｘ
デコーダ回路にあっては、比較的大きな容量性負荷を駆
動するために、ノーマル回路として順次駆動能力が大き
くされるインバータ回路列が設けられる場合、その出力
インバータ回路等のように大きな駆動電流を流すインバ
ータ回路を非動作状態にし、人力部の比較的小さな駆動
電流しか流さないインバータ回路で上記容量性負荷を駆
動する。また、ワード線を高速に駆動する駆動回路を非
動作状態にし、比較的小さな駆動能力しか持たないワー
ド線駆動回路を用いてワード線を駆動するようにするも
のである。それ故、マルチプレクサＸＰＭは、上記デコ
ード部や駆動回路の出力部に設けられる論理ゲート回路
の他、クロックドインバータ回路を用い、出力ハイイン
ピーダンス状態を含む３状態出力機能を利用し、上記電
流駆動能力の切り換えを行うようにするもの等積々の実
施形態を採ることができるものである。

これによって、リフレッシュ動作のためのワード線の選
択動作に費やされる選択回路及びセンスアンプ駆動回路
の消費電流を低減できるから、リフレッシュモードでの
電流消費が低減され、これに伴いピーク電流値も小さく
なる。また、この電流低減分をリフレッシュ動作のため
のビット線の充放電電流に振り向けることによって、１
回のリフレッシュ動作においてより多くのメモリセルの
リフレッシュを実施することができる。言い換えるなら
ば、約２にサイクルでのリフレッシュ動作を終わらせる
こともできる。

なお、上記のようにＸデコーダの動作電流や、ワード線
駆動電流を減らせると、その分ワード線の実際の選択動
作が遅くなる。しかしながら、この実施例のリフレッシ
ュモードでは、リフレッシュにより選択されたメモリセ
ルの記憶情報を外部に出力させる必要がなく、単にワー
ド線の選択動作とセンスアンプの増幅動作だけ行えばよ
い、これにより、１メモリサイクル期間の全部を上記ワ
ード線の選択動作及びセンスアンプの増幅動作に振り向
けることができるから、上記のようなパワーダウゎン回
路を用いても問題ない。

このようなリフレッシュ方式は、上記の実施例のように
マクロセル化された複数のメモリブロックからなるダイ
ナミック型ＲＡＭの他、従来のダイナミック型ＲＡＭの
ように、メモリセルアレイを適当にマット分割し、それ
に対応してデコーダやアドレスバッファといったような
周辺回路を適宜にレイアウトしてなるものにも同様に適
用できるものであることはいうまでもないであろう。

第１０図には、上記ＤＲＡＭにおける概略波形図が示さ
れている。

ノーマルモードでは、ロウアドレスストローブ信号ＲＡ
Ｓがロウレベルになり、それに応じてロウ系のアドレス
信号の取り込みが行われてロウ系の選択動作が行われる
。この場合、ワード線の選択動作時や、センスアンプの
動作時にピーク電流が流れる。

これに対してＣＢＲモード（リフレッシュモード）にお
いて、上記ノーマルモードの例えば４倍のワード線を選
択するととともに、そのピーク電流を減らすためにワー
ド線の選択動作を時分割的に行うと、電流のピーク値を
上記ノーマルモードとはり同じくすることができる。

また、前記のようなパワーダウン回路を用いてワード線
の選択動作やセンスアンプの電流を制限すると、４本の
ワード線とそれに対応した４つのセンスアンプを動作さ
せるにも係わらず、ピーク電流値を上記ノーマルモード
と同じくすることができる。ただし、上記いずれのリフ
レッシュの場合でもトータルの消費電流はノーマルモー
ドの約４倍になることに変わりはない。

第１１図には、前記第３図に示したダイナミック型ＲＡ
Ｍのアドレス割り付けの一実施例を説明するためのブロ
ック図が示されている。

この実施例では、特に制限されないが、低消費電力化を
図るためマクロセル化した１つのメモリブロックのみを
活性化するようにするため、Ｘアドレス信号のうち、上
位４ビツトのアドレス信号Ｘ９ないしＸ１２を用いて、
同図に二進数（００００）ないしく１１１１）で示すよ
うなアドレスを割り当てる。すなわち、４ｘ４に配列さ
れた合計１６個のメモリブロックに対して、横方向のア
ドレスをＸＯとＸＩＯにより指定し、縦方向のアドレス
をＸｌｌとＸ１２により指定する。

また、１つのメモリブロックは、前記のように２０４８
ビツトＸ２０４８ビツトの記憶容量を持つ、それ故、上
記のようにＸアドレスを４ビツト用いた場合、１つのメ
モリブロックに割り当てられるアドレス信号は、ＸＯな
いしｘ８の９ビツトにしがならない、それ故、上記のア
ドレスＸＯないしｘ８により１１５１２のアドレスしか
指定できないから、１つのメモリブロックは４分割され
たメモリエリアを持つようにされ、それぞれのエリアに
おいて上記アドレス信号Ｘ０−Ｘ８により１本分のワー
ド線が選択されることになるから１つのメモリブロック
全体では４本分のワード線が同時指定される。この結果
、ロウ（Ｘ）系の選択動作により、２０４８Ｘ４ビツト
からなるメモリセルが選択される。

上記４つに分割されたメモリエリアは、Ｙ系の上位２ビ
ツトのアドレス信号ＹｌｌとＹ１２により選択される。

すなわち、メモリブロックの左側のメモリエリアから順
にＹアドレス信号ＹｌｌとＹ１２の２ビツトにより指定
により２進数で（００，０１，１０及び１１）の順にア
ドレスが割り当てられる。

そして、残り１１ビツトのＹ系のアドレス信号ＹＯない
しＹＩＯにより、上記指定された１つのメモリブロック
にけおる１つのメモリエリアのｌつのワード線の中から
１／２０４８のアドレス選択を行うものである。

この構成では、ロウアドレスストローブ信号ＲＡＳとカ
ラムアドレスストローブ信号ＣＡＳとにより、時系列的
に供給されるロウ系及びカラム系のアドレス信号のうち
、先行して供給されるロウ系のアドレス信号を用いて、
上記のようなマクロセル化された１つのメモリブロック
のみを活性化するものである。この構成では、１つのメ
モリブロックのみを活性化するものであるため、低消費
電力化を図ることができる。ちなみに、メモリブロック
に対して２ビツトづつのＸアドレスとＹアドレスとを割
り当てた場合、ロウ系の選択動作においては４つのメモ
リブロックを活性化させる必要がある。これに対して、
この実施例のようなアドレス割り付けを行うと、１つの
メモリブロックしか活性化させないので、アドレスバッ
ファやデコーダ回路といった回路での消費電流を約１７
４に低減できるものである。なお、センスアンプの数や
ワード線の数は上記４つのメモリブロックを活性化する
場合とこの実施例のように１つのメモリブロックのみを
活性化する場合とは同じであるので、理論的にはそこの
部分での電流消費の低減はない。

同図においては、アドレスの割り付けを説明するもので
あり、実際のメモリブロックに形成される１本のワード
線やビット線に、上記のような２０４８個のメモリセル
が接続されるということでないことに注意されたい。す
なわち、高速動作化等のためにマクロセル化された各メ
モリブロックに形成されるワード線やビット線は、公知
の約４Ｍビットのダイナミック型ＲＡＭのように、複数
のメモリマットに分割されるものである。しかしながら
、アドレス選択動作からみると、特定のアドレス指定に
対して上記のような数のメモリセルが選択されるもので
ある。

上記のようにメモリブロックのアドレス割り付けをＸ（
ロウ）系のアドレス信号を用いるもの他、新たにＺ系の
アドレス信号を創設するものであってもよい、この２ア
ドレス信号の入力のために、特に制限されないが、ＷＣ
ＢＲのタイミングを利用することができる。すなわち、
ロウアドレスストローブ信号ＲＡＳをハイレベルからロ
ウレベルに変化させるとき、カラムアドレスストローブ
信号ＣＡＳとライトイネーブル信号ＷＥを共にロウレベ
ルにして置（。このタイミングで供給されたアドレス信
号をＺアドレスとして内部に取り込み、上記メモリブロ
ックを指定するアドレス信号として用いる。

上記ＷＣＢＲを前記のようなカウンタテストモード等に
用いる場合には、ロウアドレスストローブ信号ＲＡＳが
ハイレベルのプリチャージ期間に、ライトイネーブル信
号ＷＥをロウレベルにし、そのとき供給されるアドレス
信号をＺアドレス信号として取り込むようにすればよい
。この他、ロウアドレスストローブ信号ＲＡＳのハイレ
ベルからロウレベルへの変化に同期してＺアドレス信号
をデータ端子から供給するもの等積々の実施例形態を採
ることができるものである。このようなＺアドレス信号
の創設によって、前記実施例のように１つのメモリブロ
ックを４つのメモリエリアに分割する必要がない。これ
に応じて、活性化される１つのメモリブロックにおいて
、選択状態にされるワード線や動作させられるセンスア
ンプ数を低減できるから、上記Ｘアドレス信号を用いる
場合に比べて低消費電力化を図ることができるものとな
る。

第１２図には、上記構成のダイナミック型ＲＡＭのリフ
レッシュ動作の一実施例を説明するためのブロック図が
示されている。

この実施例では、回路の簡素化のためにリフレッシュア
ドレスカウンタＲＣを共通に設け、チップ内部に形成さ
れた信号バスを介してアドレス信号が供給されるように
される。このような構成を採ることによって、リフレッ
シュ関係の回路が共通化でき、回路の簡素化が可能にな
る。リフレフシュ動作は、前記のように高速アクセスを
必要としないから、上記のように比較的信号伝播遅延時
間が大きい内部バスを用いてアドレス信号を供給する構
成を採っても問題ない。

この実施例では、リフレッシュサイクル数を少なくする
ために、特に制限されないが、メモリブロックを指定す
るＸアドレスのうち２ビツトを縮退させる。例えば、上
位２ビツトのＸアドレス信号Ｘ１１とＸ１２を縮退させ
ると、同図のように下位２ビツトのアドレス信号Ｘ９と
ＸｌＯにより指定される４つのメモリブロックにおいて
、同図で点線で示すようなリフレッシュが行われる。

１つのメモリブロン・りでは、前記のように４つのワー
ド線（２０４８ｘ４）分のリフレッシュが行われるから
、この実施例のように４つのメモリブロックを同時にリ
フレッシュさせると、１つのリフレッシュサイクルによ
り２０４８Ｘ４Ｘ４−３２７６８ピントのメモリセルに
おいてリフレッシュが行われる。したがって、この実施
例のように約６４Ｍビットのダイナミック型ＲＡＭにお
いて、その全部メモリセルに対してリフレッシュを終え
るのに２０４８サイクルが費やされる。これに代えて、
リフレッシュアドレスカウンタ回路ＲＣにより形成され
るリフレッシュアドレス信号のうち、最上位ビットのア
ドレス信号Ｘ１２を縮退させると、２個づつのメモリブ
ロックでリフレッシュ動作が行われることになるから、
リフレッシュサイクル数は４０９６サイクルとなる。こ
れは、現在開発が行われている約１６Ｍビットの記憶容
量を持つダイナミック型ＲＡＭのリフレッシュサイクル
数と等しくなるものである。

リフレッシュサイクル数を少なくするためには、同時に
リフレッシュ動作が行われるメモリブロックの数を増加
させればよい。しかし、このように同時にリフレッシュ
が行われるメモリブロックの数を増加させると、それに
応じて動作するセンスアンプの数も増加し消費電流が増
大する。そこで、前記のように各メモリブロックにおい
てリフレッシュ動作のときカラム系の選択回路及びデー
タの出力回路や、カラム系のアドレスバッファを非動作
状態にしたり、次に説明するようにリフレッシュ動作の
ためのＸデコーダや駆動回路の駆動電流を削減したパワ
ーダウン回路を用いる等によりリフレッシュが行われる
メモリブロックでの消費電流の削減を行うものである。

したがって、リフレッシュ動作での電流消費の低減と、
同時にリフレッシュが行われるメモリブロックの数によ
る電流増加との兼ね合いから、１回のリフレッシュ動作
で活性化させるメモリブロックの数が選ばれるものであ
る。この実施例のように４×４個のメモリブロックから
なる場合、同時にリフレッシュ動作を行わせるメモリブ
ロックの数としては、前記のように２個、４個の他８個
等とするものであってもよい。

また、リフレッシュ動作のときのピーク電流を減らすた
めに、各メモリブロック間でずらすようにしてもよい。

すなわち、第１２図のブロック図において、同図に点線
を付した４つのメモリブロックでリフレッシュ動作を行
わせる場合、リフレッシュアドレスカウンタ回路ＲＣか
ら近いメモリブロック（１１１１）から（Ｉ　Ｑ　ｌ　
１）、（Ｏｌ　１１）及び（００１１）の順に時間差を
持ってリフレッシュ動作、特に、ワード線の駆動とセン
スアンプの動作タイミングを順次遅らせるようにする。

このような時間差は、内部バスを通して各メモリブロッ
クに供給されるリフレッシュアドレス信号の信号伝播遅
延時間を利用するものであってもよい。

上記のような４つのメモリブロックでの動作タイミング
のずれにより、リフレッシュ動作において発生する消費
電流が平均化できる。これにより、同時に２０４８Ｘ４
Ｘ４ビツトものメモリセルを同時とにリフレッシュ（再
書き込み）を行うのに必要な電流のピーク値が、はゾ１
／４のピーク値に低減できる。これにより、内部の電源
供給線に発生するノイズも大幅に低減できるものとなる
。

上記リフレッシュアドレスカウンタ回路ＲＣは、リフレ
ッシュを行うメモリブロックを指定するメモリブロック
選択信号を形成し、それとリフレッシュアドレス信号と
を上記内部バスを通して各メモリブロックに供給する。

この構成に代え、リフレッシュアドレスカウンタ回路は
、リフレッシュアドレス信号のみを発生し、メモリブロ
ック自身にメモリブロックの指定を解読するデコーダ回
路を持たせるようにするものであってもよい。

なお、リフレッシュモードの指定は、特に制限サレない
が、ＲＡＳがハイレベルからロウレベルに立ち下がるタ
イミングで、ＣＡＳ信号がロウレベルであること（ＣＡ
ＳビフォワーＲＡＳ）を持って指定される。このような
リフレッシュモードの判定を行う回路は、上記リフレッ
シュアドレスカウンタ回路ＲＣに内蔵させるものの他、
個々のメモリブロックに設けるものとしてもよい、ただ
し、上記判定回路を個々のメモリブロックに設ける場合
、その判定出力はメモリブロック選択信号又はそれと同
等のアドレス信号のデコーダ出力により有効／無効とさ
れる。有効とされたメモリブロックにおいてのみ、リフ
レッシュアドレス信号を取り込み、それに従ったリフレ
ッシュ動作を行うものとなる。なお、第１図の実施例の
ような制御回路を設ける構成では、前述のような共通の
動作モード判定回路が設けられるものである。

第１３図には、第９図に示したパワーダウン回路の一実
施例の具体的回路図が示されている。

ノーマル回路側は、その駆動能力が順に大きくされたＣ
ＭＯＳインバータ回路がカスケード接続されて構成され
る。これに対して、パワーダウン回路側は、駆動能力が
小さな１つのＣＭＯＳインバータ回路から構成される。

そして、上記両回路の入力側には切り換えゲート回路が
設けられ、出力側には３状態出力回路が設けられ、パワ
ーダウン制御回路ＰＤＣによりそれぞれ切り換えられる
。

０Ｍ０３回路では、出力信号の変化時に容量性負荷のチ
ャージアンプやディスチャージ時に電流消費が生じる。

したがって、この構成では、リフレッシュモードのとき
、電流駆動能力の大きな多数からなるインバータ回路が
非動作状態に置かれ、電流駆動能力の小さなインバータ
回路しか動作しないからパワーダウン動作を行わせるこ
とができるものとなる。

なお、同図の負荷としては、ワード線やデコーダ回路で
ある。それ故、信号源としてのクロ、クバフファＣＢは
、アドレスバッファやＸデコーダ回路の入力容量が負荷
となるものである。

第１４図には、この発明に係るダイナミック型ＲＡＭに
用いられるメモリセルの一実施例の素子構造断面図が示
されている。同図には、ビット線方向に沿った断面図が
示されている。

ダイナミック型ＲＡＭの大記憶容量化のためには、上記
のような各回路ブロックの共通化等によるものの他、メ
モリ回路自体も高密度化を行うことが必要である。すな
わち、前記第３図におけるメモリブロックが、公知の約
４Ｍビットのダイナミック型ＲＡＭと同じものであれば
、この実施例のように約６４Ｍビットのダイナミック型
ＲＡＭを構成するためには、その半導体チップの大きさ
が約４Ｍビットのダイナミック型ＲＡＭの半導体チップ
に対して約１６倍も大きいものになってしまう。このよ
うに大きな半導体チップを形成すること自体は可能であ
ったとしても製品歩留まりの大幅な低下やパッケージが
大型化してしまうこと等において魅力のある製品にはな
らない。

したがって、１つのメモリブロック自体を、それと同等
の記憶容量を持つ公知のダイナミック型ＲＡＭに対して
大幅に小さく形成することが必要である。

そこで、この実施例ではメモリセルアレイの小型化、高
密度化を妨げている原因の１つになっているワード線の
配線抵抗を下げる目的で設けられるワードシャントを行
う裏打ち配線を、従来のメモリセルアレイのように１層
ではな（２層にするものである。高密度化の観点からい
えば、単に２層化しただけでは意味がなく、この実施例
のように互いに隣接するワードシャント配、％１１（裏
打ち配線）が異なる層になるようにするものである０例
えば、アドレス選択用のＭＯＳ　Ｆ　ＥＴのゲートと一
体的に形成されるポリシリコン層からなる右端のワード
ｖＡＷＬ１に対応して設けられるワードシャント用配線
ＷＬ１”　としては、第３１ｉ目のアルミニュウム層Ａ
Ｌ３により形成する。このワード線ＷＬＩの左側に隣接
して配置されるワード線ＷＬ２に対応して設けられるワ
ードシャント用配線ＷＬ　２’　　としては、上記第３
層目のアルミニュウムＡＬ３に対して眉間絶縁膜を介し
てその下層に形成される第２層目のアルミニニウム層Ａ
Ｌ２を用いる。そして、このワード線ＷＬ２の左側に隣
接して配置されるワード線ＷＬ３に対応して設けられる
ワードシャント用配線ＷＬ３’　としては、上記第３層
目のアルミニニウム層ＡＬ３を用いる。

さらに、このワード線ＷＬ３の左側に隣接して配置され
るワード線ＷＬ４に対応して設けられるワードシャント
用配％１ＷＬ４°としては、上記第２層目のアルミニニ
ウムＡＬ２を用いる。

このように、隣接するワードシャント配線を層間絶縁膜
を介した異なる層のメタル層を用いると、隣接する配線
相器に絶縁のためのスペースが不要となる。すなわち、
同図のように水平方向にスペースを設けることなく、ワ
ードシャント用配線を高密度に形成することができるも
のである。より高密度にする場合、隣接するワードシャ
ント用配線が眉間絶縁膜を介して一部重なるようにする
ものであってもかまわない。

なお、同図において、第１層目のアルミニュウムＪｉＡ
Ｌ１は、ビット線を構成するために用いられる。このビ
ット線は、上記１層目のアルミニュウム層ＡＬＩに代え
シリサイドを用いるものであってもよい。

このように、ビット線としてシリサイドを用いた場合に
は、第１層目のアルミニュウム層と′２層目のアルミニ
ウム層によりワードシャント用配線を構成する。あるい
は、上記のようにビット線をシリサイドにより形成し、
第１層目の上記のようなメタル層によりビット線と同一
方向に延長されるカラム選択線を構成し、第２層目と第
３層目のメタル層を上記ワードシャント用配線に利用す
るものであってもよい、上記のようにカラム選択線をメ
モリセルアレイの上をビット線と平行に延長させる構成
では、複数のメモリマットに対してＹデコーダが共通に
用いられる場合である。したがって、各メモリマット毎
にＹアドレスデコーダが設けられる構成では、１層目メ
タル層やシリサイドを利用してカラム選択線を形成する
ことが可能になる。

第１５図には、上記ワード線とワードシャント配線部と
の接続部の一実施例のパターン図が示されている。

同図において、太い一点鎖線により示されてい冬のが、
上記２層目のメタル層からなるワードシャント用配線で
あり、太い実線により示されているのが、上記３層目の
メタル層からなるワードシャント用配線である。黒い口
で示したのは、ワードシャント用配線を上下入れ替える
ためのスルーホールである。網かけを行った口は、ワー
ドシャント用コンタクトであり、ここで細い点線で示し
たポリシリコンからなるワード線と、上記ワードシャン
ト用配線とが接続される。この実施例のような配線パタ
ーンにすることにより、ポリシリコン層からなるワード
線と、その上に設けられるワードシャント用のメタル層
とのコンタクト部ｃ。

ＮＴを設ける。また、その一定間隔で設けられるワード
シャント部を利用して上下のワードシャント用配線の入
れ替えを行うことによって、コンタクト部でパターンの
連続性がなくなってしまうことがないから高密度化が可
能になる。

第１６図には、この発明に係るメモリセルアレイの一実
施例の概略回路図が示されている。同図においては、２
対からなるビット線対とそれに対応した単位のセンスア
ンプ及びそれと平行に配置される１本のカラム選択線と
、４本のワード線が代表として例示的に示されている。

この実施例では、単位のセンスアンプＵＳＡＩとＵＳＡ
２は、代表として例示的に示されているビット線対ＢＯ
，ＢＯ及びＢｌ、Ｂｌの一端側（同図では右端）に配置
される。

上記単位のセンスアンプＵＳＡｉ　ＵＳＡ２は、互いに
顕像の構成とされ、特に制限されないが、その入力と出
力とが交差接続されたラッチ形態の一対のＣＭＯＳイン
バータ回路から構成される。

ラッチ形態のＣＭＯＳインバータ回路を用いた場合、比
較的大きなピッチが必要になることによって後述するよ
うなビット線のピッチの微細化を妨げるなら、単位のセ
ンスアンプとしてはゲートとドレインとが交差接続され
たラッチ形態のＮチャンネルＭＯ３ＦＥＴを用いるもの
であってもよい。

この構成では、単位のセンスアンプとして２個のＮチャ
ンネルＭＯＳ　Ｆ　ＥＴからのみ構成できるので、ＣＭ
Ｏ３回路を用いる場合に比べて占有面積が小さくできる
ものである。ただし、このようにラッチ形態のＮチャン
ネルＭＯＳ　Ｆ　ＥＴを用いた場合には、その増幅動作
によってハイレベル側のビット線のレベルが低下してし
まうので、それを元のハイレベルに回復させるアクティ
ブリストア回路が必要になるものである。

同図において、２対のビット線ＢＯ，ＢＯとＢ１、Ｂ１
の間に、それと平行にカラム選択線ＹＳが配置され、こ
れらと直交するよう代表として例示的に示されているワ
ード線ＷＬＯないしＷＬ３が配置される。上記ワード線
ＷＬＯないしＷＬ３と、平行に配置されるビット線対Ｂ
Ｏ，ＢＯ及びＢｌ、Ｂｌのうち一方のビット線ＢＯ，Ｂ
ｌ又はＢＯ，Ｂｌとの交点にアドレス選択用ＭＯＳＦＥ
Ｔと情報記憶用キャパシタとからなるメモリセルが配置
されるものである。すなわち、アドレス選択用ＭＯＳ　
Ｆ　ＥＴのゲートは対応するワード線に接続され、その
入出力ノードであるドレインは対応するビット線に接続
される。

この実施例では、メモリセルアレイの高密度化のために
、ビット線対ＢＯ，ＢＯ及びＢｌ、Ｂ１等の配ｖＡ層と
それと平行に走るよう形成されるカラム選択線ＹＳとを
別のメタル層で構成する。

例えば、ビットｍ線対ＢＯ，ＢＯ及びＢ、Ｂ１等を１層
目のメタル層としてのアルミニウム層を用いた場合には
、カラム選択線ＹＳとしては上記第１層目のメタル層の
上に眉間絶縁膜を介して形成される第２層目のメタル層
としてのアルミニニウム層を用いるものである。この構
成に代え、ビット線線対ＢＯ，ＢＯ及びＢｌ、Ｂ１等を
シリサイドを用いた場合には、カラム選択線ＹＳとして
第１層目のメタル層を用いるものである。なお、この実
施例において、メタル層といった場合には、前記のよう
なアルミニュウム層のことをいうものの他タングステン
層等のような金属配線層をも指すものである。

さらに、上記のような実施例に代え、同図の偶数番目の
ビット線ＢＯ，ＢＯを第１層目のメタル層（又はシリサ
イド）とし、奇数番目のビット線Ｂｌ、Ｂｌを第２層目
のメタル層（又は第１層目のメタル層）とするものであ
ってもよい、この構成では、隣接する２つのビット線対
ＢＯ，ＢＯとＢｌ、Ｂｌとの間が眉間絶縁膜により絶縁
されるものであるため、両配線のスペースを零にまで短
くできる。ただし、このようにすると、ビット線対相互
のカップリングノイズにアンバランスがより大きくなる
ため、ビット線相互のカップリングが等しくなるよう一
定の間隔でビット線対の入れ替えを行うという公知のビ
ット線交差方式を採用することが望ましい。

カラム選択ＹＳは、前記同様に上記２層のメタル層を用
いて一定の間隔でビット線対ＢＯ，ＢＯ及びビット線対
Ｂｌ、Ｂｌとオーバーラツプするよう配置すればよい。

例えば、ビット線Ｂ、８１が形成されるメタル層を用い
て異なるメタル層により形成されるビット線ＢＯ，ＢＯ
と一定の長さだけオーバーラツプするよう形成し、それ
と同じ長さだけビット線ＢＯ，ＢＯが形成されるメタル
層に切り換えてビット線Ｂ、Ｂ１とオーバーラツプする
よう形成すればよい。

さらに、ビット線対ＢＯとＢＯ及びＢ１とＢ１との間で
、配線層を異ならせるようにするものであってもよい０
例えば、ビット線ＢＯとＢＯについて説明すると、ビッ
ト＊ＢＯについは、第１層目のメタル層（又はシリサイ
ド）とし、ビット線ＢＯを第２層目のメタル層とするも
のであってもよい、この構成では、ビット線対８０，８
０間が層間絶縁膜により絶縁されるものであるため、前
記両配線のスペースを零にまで短（できる。なお、ビッ
ト線自体の寄生容量にアンバランスが生じるなら、上記
のようなビット線交差方式を採ることによって、ビット
線相互のカップリングノイズを低減させるとともにその
配線容量もバランスさせることができる。

なお、上記のピント線には、メモリセルが接続されるも
のであり、メモリセルのレイアウトによりビット線の最
小ピッチが決定される場合がある。

この場合には、前記他の実施例を採用してメモリセルア
レイの高密度を実現するものである。

第１７図には、この発明に係るメモリセルアレイの他の
一実施例の概略回路図が示されている。

同図には、前記同様に２対のビット線対ＢＯ，ＢＯとＢ
ｌ、Ｂｌとそれに対応した単位のセンスアンプＵＳＡ、
ＵＳＡ２及びそれと平行に配置される１本のカラム選択
線ＹＳと、上記ビット線等に対して直交して配置される
４１本のワード線ＷＬＯないしＷＬ３が代表として例示
的に示されている。

この実施例では、メモリセルアレイの高密度化のため、
ビット線の両端に交互に単位のセンスアンプを配置する
ようにする０例えば、上記のように代表として例示的に
示されている一対の平行に配置されるビット線対ＢＯ，
ＢＯに対しては、その右端側に単位のセンスアンプＵＳ
ＡＩを配置する。このビット線対ＢＯ，ＢＯと隣接する
残りの代表として例示的に示されているビット線対Ｂｌ
。

Ｂ１に対しては、その左端側に単位のセンスアンプＵＳ
Ａ２を配置するものである。同図では省略されているが
、以下同様に偶数番目のビット線対に対しては、上記の
センスアンプＵＳＡＩのように右端側に配置し、奇数番
目のビット対に対しては、上記のセンスアンプＵＳＡ２
のように左端側に配置する。

同図において、上記２対のビットｖＡＢＯ，ＢＯとＢ、
Ｂ１の間に、それと平行にカラム選択線ＹＳが配置され
、これらと直交するように上記の代表として例示的に示
されているワード線ＷＬＯないしＷＬ３が配置される。

上記ワード線ＷＬＯないしＷＬ３と、平行に配置される
ビット線対ＢＯ，ＢＯ及びＢ、Ｂｌのうち一方のビット
線ＢＯ，Ｂ１又はＢＯ，Ｂｌとの交点には前記同様にア
ドレス選択用ＭＯ３ＦＥＴと情報記憶用キャパシタとか
らなるメモリセルが配置される。

上記単位のセンスアンプＵＳＡ１、ＵＳＡ２は、互いに
ｍｌ（Ｇｊの構成とされ、特に制限されないが、その入
力と出力とが交差接続された一対のＣＭＯＳインバータ
回路から構成される。これらのＣＭＯＳインバータ回路
は、メモリセルからビット線に読み出された微小な信号
を高速に増幅させるため、比較的大きな素子サイズにさ
れる。それ故、これらの０ＭＯ３構成のセンスアンプを
構成するために、比較的大きな占有面積が必要になる。

したがって、前記の実施例や従来のＤＲＡＭのようにセ
ンスアンプをビット線の一端側に設ける構成では、配線
幅やメモリセルの素子の微細化が可能であったとしても
、センスアンプ側のレイアウトの制約によりメモリセル
アレイの高集積化に限界が生じる。これに対して、この
実施例のようにビット線の両端に交互に単位のセンスア
ンプを配置する構成では、２対のビット線分のピッチを
用いて単位センスアンプＵＳＡを配置することができる
。これにより、ビット線のピッチを可能な限り小さくで
き、メモリセルアレイの高密度化が可能になるものであ
る。

この場合、ワード線の高密度配置を行うようにするため
、ワード線の裏打ち配線を前記の実施例のように２層か
らなるメタル層を用いて、隣接するワード線の裏打ち配
線の層が交互に異なるようにする。これにより、ビット
線密度とワード線密度を高くできるから、メモリセルア
レイの占有面積を小さ（できるものである。

上記ワード線の裏打ち配線に余裕がある場合ビット線を
２層化する。例えば、同図の偶数番目のビット線ＢＯ，
ＢＯを第１層目のメタル層（又はシリサイド）とし、奇
数番目のビット線Ｂ、Ｂ１を第２層目のメタル層とする
ものであってもよい、この構成では、２つのビット対Ｂ
Ｏ，ＢＯとＢｌ、Ｂ１間が眉間絶縁膜により絶縁される
のもであるため、ワード線の場合と同様に再配線のスペ
ースを零にまで短（できる、ただし、このようにすると
、ビット線対相互のカップリングノイズにアンバランス
がより大きくなるため、ビット線相互のカンプリングが
等しくなるよう一定の間隔でビット線対の入れ替えを行
うという公知のビット線交差方式を用いればよい。

カラム選択ＹＳは、特に制限されないが、２層のメタル
層を用いて一定の間隔でビット線対ＢＯ。

ＢＯ及びビット線対Ｂ、Ｂ１とオーバーランプするよう
配置すればよい。例えば、ビット線Ｂｌ。

■が形成されるメタル層を用いて異なるメタル層により
形成されるビット線ＢＯ，ＢＯと一定の長さだけオーバ
ーラツプするよう形成し、それと同じ長さだけビット線
ＢＯ，ＢＯが形成されるメタル層に切り換えてビット線
Ｂｌ、Ｂｌとオーバーランプするよう形成すればよい。

第１８図には、上記実施例のようにビット線を多層化し
た場合の一実施例の素子構造断面図が示されている。同
図は、ワード線に方向に沿った構造断面図である。

ビット線ＢＬＩは、上記のように第１層のアルミニュウ
ム層から構成され、それと隣接するビット線ＢＬ２は、
上記第１層目アルミニュウム層に対して眉間絶縁膜を介
して形成される第２層目アルミニュウム層から構成され
る。そして、ワードシャント用配線ＷＬ’　は、上記第
２層目アルミニュウム層に対して眉間絶縁膜を介して形
成される第３層目アルミニュウム層から構成される。

ワード線ＷＬはメモリセルのアドレス選択用ＭＯ３ＦＥ
Ｔのゲート電極と一体的に形成されるポリシリコン層か
らなるものである。このワード線ＷＬとワードシャント
用配線とは、前記パターン図に示したようなコンタクト
部により相互に接続される。

第１９Ａ図には、上記メモリセルアレイにおけるワード
線とその駆動回路のレイアウトの一実施例の概略回路図
が示されている。同図においては、４本のワード線とそ
れに対応した駆動回路が代表として例示的に示されてい
る。

同図において、−点鎖線で描かれたワード線２は、前記
第１４図の実施例に示したような第２層目のアルニュウ
ム層からなる裏打ち配線であり、実線で描かれたワード
線１は前記のように第３層目のアルミニュウム層からな
る。このように互いに隣接するワード線の裏打ち配線を
、上記のように２層のメタル層を利用して交互に配置す
ることによってワード線の高密度実装が可能になる。

第１９Ｂ図には、上記メモリセルアレイにおけるワード
線とその駆動回路のレイアウトの他の一実施例の概略回
路図が示されている。同図においては、６本のワード線
とそれに対応した駆動回路が代表として例示的に示され
ている。

多数個のメモリセルが結合されることによって大きな負
荷容景を持つようにされたワード線を高速に駆動するた
めには、それに応じてワード線を駆動するドライバの回
路規模も比較的大きくなる。

これによって、例え上記第１９Ａ図のようにメモリセル
アレイにおけるワード線のピッチを小さくしても、その
ピンチに合わせてドライバを形成できな（なる場合があ
る。

そこで、この実施例では、ワードドライバーを同図のよ
うに２段に配置し、メモリアレイから遠い方のワードド
ライバーの出力線は、上記第３層目メタル層からなるワ
ード線１を用いてメモリアレイに近い方のワードドライ
バの上を走るように形成するものである。この構成では
、メモリセルが接続されるポリシリコン層からメｌるワ
ード線には、上記ワードシャント用の裏打ち配線を介し
て選択／非選択のレベルが与えられる。このようなワー
ドドライバの２段配置により、実質的にワードドライバ
のピンチをワード線ピッチの２倍に大きくできる。これ
によって、ワード線の高密度実装を図りつつ、その高速
駆動を可能としたワードドライバをレイアウトすること
ができる。

上記２層からなるワード線は、必要に応じて上下層を入
れ替えるものであってもよい。

また、前記のようにビット線をシリサイドにより構成し
た場合には、第１層目のメタル層と第２層目のメタル層
により上記ワード線の裏打ち配線が形成されるものであ
る。なお、高速化等のためにワードドライバの規模が大
きくなる場合、上記ワードシャント用の裏打ち配線に余
裕が生じるときには、上記のように多層からなる金属配
線層を用いる必要はない。

第２０Ａ図には、上記メモリセルアレイにおけるワード
線とその駆動回路のレイアウトの他の一実施例の概略回
路図が示されている。同図においては、６本のワード線
とそれに対応した駆動回路が代表として例示的に示され
ている。

同図において、前記同様に一点鎖線で描かれたワード線
は、前記第１４図の実施例に示したような第２層目のア
ルニュウム層からなる裏打ち配線であり、実線で描かれ
たワード線は前記のように第３層目のアルミニュウム層
からなる。このように互いに隣接するワード線の裏打ち
配線を、上記のように２層のメタル層を利用して交互に
配置することによってワード線の高密度実装が可能にな
る。

この実施例では、このような高密度のワード線ピッチに
対応して、大きな駆動能力を持つワードドライバを配置
するために、ワードドライバがメモリセルアレイ　（メ
モリマット）の上下に分けて配置される。すなわち、第
２層目のメタル層からなるワード線に対応したワードド
ライバは、メモリセルアレイの上側に、第３層目のメタ
ル層からなるワード線に対応したワードドライバは、メ
モリセルアレイの下側に配置される。言い換えるならば
、ワード線の両端に交互にワードドライバを配置するも
のである。このようにすることより、実質的にワードド
ライバのピッチをワード線ピッチの２倍に大きくできる
。これによって、ワード線の高密度実装を図りつつ、そ
の高速駆動を可能としたワードドライバをレイアウトす
ることができる。なお、必要に応じてワード線は、前記
のように上下層を入れ替えるものであってもよい、なお
、高速化等のためにワードドライバの規模が大きくなる
場合、上記ワードシャント用の裏打ち配線に余裕が生じ
るときには、上記のように多層からなる金属配線層を用
いる必要はない。

第２０Ｂ図には、上記メモリセルアレイにおけるワード
線とその駆動回路のレイアウトの他の一実施例の概略回
路図が示されている。同図においては、１２本のワード
線とそれに対応した駆動回路が代表として例示的に示さ
れている。

同図において、前記同様に一点鎖線で描かれたワード線
は、前記第１４図の実施例に示したような第２層目のア
ルニュウム層からなる裏打ち配線であり、実線で描かれ
たワード線は前記のように第３層目のアルミニニウム層
からなる。このように互いに隣接するワード線の裏打ち
配線を、上記のように２層のメタル層を利用して交互に
配置することによってワード線の高密度実装が可能にな
る。このような高密度に配置されるワード線に対応して
ドライバーを配置するため、この実施例では前記１９Ｂ
図と同様にメモリセルアレイの両端において、ワード線
に近いものと遠いものとの２段構成とする。なお、必要
に応じてワード線は、前記のように上下層を入れ替える
ものであうでもよい。なお、高速化等のためにワードド
ライバの規模が大きくなる場合、上記ワードシャント用
の裏打ち配線に余裕が生じるときには、上記のように多
層からなる金属配線層を用いるは特に必要はない。

第２０Ｃ図には、上記メモリセルアレイにおけるワード
線とその駆動回路のレイアウトの他の一実施例の概略回
路図が示されている。同図の（Ａ）は、１つのワード線
の両端にドライバを設ける構成としてもよい、この場合
には、１つのワード線を両端から２つのワードドライバ
により駆動するものであるため、ワード線の一端側に設
けられる１つのワードドライバの駆動能力を半分に小さ
くできる。このようなレイアウトによっても、ワード線
の高密度実装を図りつつ、その高速駆動を可能としたワ
ードドライバをレイアウトすることができる。なお、高
速化等のためにワードドライバの規模が大きくなる場合
、上記ワードシャント用の裏打ち配線に余裕が生じると
きには、上記のように多層からなる金属配線層を用いる
は特に必要はない。同図の（Ｂ）は、１つのワード線を
両端にドライバとして、隣接するワード線に対応したも
のが、前記第１９Ｂ図の実施例と同様に２段構成とされ
る。この構成でもワード線の高密度実装を図りつつ、そ
の高速駆動を可能としたワードドライバをレイアウトす
ることができる。なお、高速化等のためにワードドライ
バの規模が大きくなる場合、上記ワードシャント用の裏
打ち配線に余裕が生じるときには、上記のように多層か
らなる金属配線層を用いることは特に必要はない。

また、同図（Ａ）と（Ｂ）において、１つのワード線の
両端に設けられるドライバーの動作タイミングがずれる
と、直流電流が流れてしまうという問題がある。そこで
、ワード線をその中点部で分離するものであってもよい
。このような構成を採ることによって、ワード線の負荷
が１／２に軽（なるから、上記同様にワード線の選択動
作は前記の場合と同じである。

前記第１４図ないし第２０Ｃ図により説明したワード線
やビット線の多層構造、及びワード駆動回路やセンスア
ンプの構成は、前記実施例のような約６４Ｍビットのよ
うな大規模の半導体記憶装置を構成するメモリブロック
に用いられるものの他、約１Ｍビットや約４Ｍビットと
いったように前記実施例のＲＡＭに比べて比較的記憶容
量が小さな半導体記憶装置にも同様に適用できるもので
あることはいうまでもないであろう。

第２１図には、この発明に係る半導体集積回路の欠陥救
済法の一実施例を説明するための概略ブロック図が示さ
れている。

この実施例では、２チップ実装力式によって１つの半導
体記憶装置を構成する。この２チップ実装力式は、欠陥
が存在する２つのチップを用いてそれを１つのパッケー
ジに実装して１つの半導体記憶装置を構成するものであ
る。

従来の欠陥救済法は、メモリセルアレイに予備メモリセ
ルアレイを設けておき、不良部分に対するメモリアクセ
スを上記予備メモリセルアレイに切り換えるものである
。このため、冗長アドレス比較回路が設けられる。予備
メモリセルアレイとして、ロウ系とカラム系を用意した
場合、それぞれに合わせて冗長アドレス比較回路が設け
られるものである。

上記のような欠陥救済法は、予備メモリセルアレイであ
る冗長ワード線や冗長ビット線の数や冗長アドレス比較
回路の数を限度としてしか欠陥が救済できない、それ故
、上記の数を超える不良部分が生じると救済不能になる
ため、不良チップとして廃棄されてしまう。

この実施例では、従来のような欠陥救済法では救済しき
れなかった不良チップを２個組み合わせることによって
実質的に１つの良品チップを作り出そうとするものであ
る。すなわち、後述するようなマルチチップの実装技術
を利用し、上記のよううに不良部分が残ったままの２つ
のチップを１つのパッケージに収めて、外部からは１つ
の良品としての半導体記憶装置として扱うことができる
ようにするものである。

同図には、メモリチップＣＨＩ　Ｐ　１とメモリチップ
ＣＨＩＰ２が１つのパッケージに収められる例が示され
ている。両チップＣＨＩＰＩ、２には、それぞれ冗長回
路を用いた欠陥教法機能を持ち、その欠陥救済に係わら
ずそれぞれのメモリアレイには同図の斜線で示す領域に
不良が存在するものである。ただし、両メモリチップＣ
ＨＩＰＩ、２の不良部分のアドレスが重なり合うことが
ないようなチップが選ばれる。

特に制限されないが、欠陥数が冗長回路の数より多い不
良チップを従来のように廃棄するのではなく、その中か
ら冗長回路を用いることなく不良部分が重なり合うこと
の無い２つのチップを選んで組み合わせる。そして、不
良部分が重なり合うものについては、一方のメモリチッ
プの冗長回路を用いて欠陥救済を行う、上記のように一
方のチップに設けられている冗長回路を全部用いても、
まだ重なり合う不良部分が残る場合には他方のチップに
設けられている冗長回路を用いて欠陥救済を行う、この
ようにして、２つのメモリチップのそれぞれ冗長回路を
、重なり合う不良部分に対してのみ救済するように用い
ることによって、メモリアレイ部に不良が存在する大半
の不良チップの救済を行うことができる。

特に制限されないが、同図のメモリチップＣＨＩＰＩと
メモリチップＣＨＩＰ２は並列に動作させられる。すな
わち、両メモリチップに対してパラレルに読み出し／書
き込みが行われる。そして、両メモリチップには残りの
不良部に対するメモリアクセスを検出するアドレス比較
回路ＡＣＭＰが設けられており、不良アドレスへのアク
セスを検出すると、検出信号ＤＯＥによりそれぞれの出
力回路ＤＯＢを制御して出力ハイインピーダンス状態に
する。前記のように両メモリチップは不良部分が重なり
合うことがないから、上記のように不良部分にメモリア
クセスが行われ一方のメモリチップの出力を禁止すると
、正常な読み出しが行われた他方のメモリチップからの
読み出し信号が出力信号Ｄｏとして出力される。両メモ
リチップ共に正常なメモリセルから読み出しを行うとき
には、同じ信号ＤＯが両出力回路ＤＯＢから出力される
。

このような不良部分を残した２つのメモリチップを用い
ることによって、外観上は完動品と同じくできるもので
ある。これによりて、従来は廃棄していたメモリチップ
から良品の半導体記憶装置を得ることができるから、実
質的な製品歩留まりを高くできるという効果が得られる
。

特に、前記のように約６４Ｍピントのダイナミック型Ｒ
ＡＭのように大記憶容量化したメモリチップは、そのサ
イズが比較的太き（なり、１枚の半導体ウェハから形成
できるメモリチップの数が少なくなることと、チップサ
イズの大型化に伴い必然的に不良発生が多くなるから、
従来技術のような冗長回路を用いた欠陥救済法では歩留
まりの向上に限界があるが、この実施例の救済法を採る
ことによって、その歩留まりの大幅な向上が期待できる
ものとなる。

この実施例のように２チツプのメモリをパラレルに動作
させる場合、パリティチエツク回路を設けておいて、パ
リティエラーが発生したメモリチップ側の出力制御回路
の動作を禁止させるようにすることもできる。これによ
り、前記のようなハードエラーの他、ソフトエラーに対
しても救済を行うことができるから、高信頼性を持つ半
導体記憶装置を得ることができる。

第２２図には、この発明に係る半導体集積回路の欠陥救
済法の他の一実施例を説明するための概略ブロック図が
示されている。

上記の欠陥救済法では、２つのメモリチップＣ）１１Ｐ
Ｉ、２をパラレルに動作させるものであるため、その分
電流消費が多くなる。また、一方のメモリチップＣＨＩ
ＰＩ又はＣ）ＩＩＰ２において不良部分に対するメモリ
アクセスがあると、出力制御回路の出力がハイインピー
ダンス状態になって出力電流が半減してしまう。逆に言
えば、両メモリチップＣＨＩＰ、２からデータをパラレ
ルに読み出すとき、出力電流が一方メモリチップＣＨＩ
ＰＩ又はＣＨＩＰ２に欠陥がある場合に比べて２倍にも
大きくなる。このように欠陥救済を行ったアドレスとそ
うでないアドレスに対するメモリアクセスとで出力電流
が変化してしまうという問題が生じる。

この実施例では、メモリチップＣＨＩＰＩに優先判定回
路ＲＤＣ２が設けられる。この優先判定回路ＲＤＣ２は
、前記のような不良部分へのメモリアクセスを検出する
と他方のメモリチップＣＨＩＰに優先権を譲るものであ
る。

例えば、メモリチップＣＨＩＰＩに優先権を与えるよう
ボンディング等により設定すると、メモリアクセスがあ
ると、両チップでロウ系のアドレス回路が動作状態にな
る。この場合、特に制限されないが、アドレス入力とア
ドレス比較動作まではメモリチップＣＨＩ　Ｐ　ｌと２
の両方ともパラレルに行われる。このアドレス比較動作
において、優先権が与えられたメモリチップＣＨＩＰＩ
において不良部分に対するアクセスでないと、メモリチ
ップがそのまま優先権を持ち以後のメモリアクセス動作
を継続し、他方のメモリチップＣＨＩＰ２は、その出力
信号φＲ２に応じて直ちに非動作状態になる。このアド
レス比較動作において、優先権が与えられたメモリチッ
プＣＨＩＰＩにおいて不良部分に対するアクセスである
と、信号φＲ２が発生されることによって、優先権がメ
モリチップＣＨＩ　Ｐ　ｌからメモリチップＣＨＩＰ２
に移り以後のメモリアクセス動作を継続し、上記優先権
を失った一方のメモリチップＣＨＩＰＩは信号φＲ１に
より直ちに非動作状態になる。

ここで、ダイナミック型ＲＡＭにおいては、ワード線を
選択状態にすると、キャパシタに保持された記憶電荷が
ビット線の電荷とチャージシェアによって失われてしま
うので、センスアンプの増幅出力によって再書き込みを
行う必要がある。そのため、上記のようなアドレス比較
動作と、それに応じた優先権の決定は、両メモリチップ
Ｃ）（ｌＰｌとＣＨＩＰ２とでワード線が立ち上がる前
に行わせることが重要である。

したがって、上記のようなアドレスバッファとアドレス
比較動作が、両チップにおいてパラレルに行われるもの
であるため低消費電力となるものである。すなわち、ダ
イナミック型ＲＡＭにおいて、最も電流消費が大きいワ
ード線の選択やセンスアンプの増幅動作等が１つのメモ
リチップにおいてのみ行われるものであるから、１つの
メモリチップからなる完動品の消費電流とはソ゛同じに
できるものである。この構成では、前記実施例とは異な
り２つのメモリチップが設けられるにも係わらず、常に
一方のメモリチップのデータ出力回路しか動作しないの
で、出力電流が変化することもない。

Ｘ系のアドレス信号とＹ系のアドレス信号を時系列的に
入力するというアドレスマルチプレックス方式のＲＡＭ
にあっては、上記のようにアドレス比較動作によって２
つのメモリチップの動作を制御するときには、Ｘ系にの
み不良が残っている場合に限られてしまう。すなわち、
Ｙ系のアドレス比較によって初めて不良部分へのアクセ
スであることが判定される場合には、ワード線やセンス
アンプが動作を開始してしまうため適用できない。

したがって、このようにＹ系のアドレス比較を行う必要
がある場合には、非動作状態にされるメモリチップの動
作は、カラム選択動作又はメインアンプの選択動作以降
の動作が停止される。この場合には、常に一方のメモリ
チップの出カバソファしか動作しないから出力電流が変
化することはない。

Ｘ系とＹ系のアドレス信号をそれぞれ独立した端子から
パラレルに供給するＤＲＡＭにあっては、Ｘ及びＹ系の
不良アドレスに関係なく上述のような欠陥救済法を採る
ことができる。

上記のように一方のメモリチップに優先権を設定し、そ
のメモリチップの不良部分にメモリアクセスが行われた
とき、他方のメモリチップの動作を有効にする欠陥救済
法では上記のようにＸ系に不良部分がある場合とＹ系に
不良部分がある場合とでは消費電流が異なるものになっ
てしまう。したがって、その不良個所に応じて異なる品
種として扱うようにすればよい。

前記第１１図の実施例に示したようなアドレス割り付け
を持つマクロセル化したメモリブロックのみをアクセス
する方式では、メモリブロックを指定するアドレス信号
としてＸ系のアドレス信号を用いている。したがって、
各メモリブロック単位で互いに不良が重ならないような
２つのメモリチップを組み合わせ、この実施例の欠陥救
済法を適用して不良が存在するメモリブロックのアドレ
スを登録する。このようにすれば、常に、Ｘ系のアドレ
ス比較によって上記のような優先権の受は渡しができる
ため、欠陥個所に無関係に低消費電力化が可能になるも
のである。

上記不良部分のアドレス登録（プログラム）としては、
特に制限されないが、ポリシリコン層等からなるヒユー
ズ手段に対してレーザー光線等を選択的に照射して切断
させる等のように、冗長アドレス比較回路で用いられる
アドレス登録回路と同じ手段が用いられる。

こ、のような不良部分を残した２つのメモリチップを用
いることによって、前記同様に外観上は完動品と同じく
できるものである。これによって、従来は廃棄していた
メモリチップから良品の半導体記憶装置を得ることがで
きるから、実質的な製品歩留まりを高くできる。特に、
前記のように約６４Ｍビットのダイナミック型ＲＡＭの
ように大記憶容量化したメモリチップは、そのサイズが
比較的大きくなり、１枚の半導体ウェハから形成できる
メモリチップの数が少なくなることと、チップサイズの
大型化に伴い必然的に不良発生が多くなるから、従来技
術のような冗長回路を用いた欠陥救済法では歩留まりの
向上に限界があるが、この実施例の欠陥救済法では冗長
回路で全部の欠陥を救済するのではなく、不良を残して
欠陥救済を行えばよいから、その歩留まりの大幅な向上
が期待できるものとなる。

第２３図には、この発明に係る半導体集積回路の欠陥救
済法の他の一実施例を説明するための概略ブロック図が
示されている。

上記第２２図に示した欠陥救済法では、優先判定回路が
必要になり、その分回路規模が大きくなってしまう。

この実施例では、２つのメモリチップＣＨＩＰ、２のう
ち、一方のメモリチップＣＨＩＰＩは、同図に斜線を付
したようにメモリアレイの右半分側のエリアに不良（Ｆ
Ａ　Ｉ　Ｌ）を持ち、他方のメモリチップＣＨＩＰ２は
同図に斜線を付したようにメモリアレイの左半分側のエ
リアに不良（ＦＡＩＬ）を持つよう、それぞれの冗長回
路を用いた欠陥救済を行う。言い換えるならば、一方の
メモリチップＣＨＩ　Ｐ　１においては、それに設けら
れた冗長回路を用いて左側半分のみ欠陥救済を行い、右
半分に存在する欠陥を無視する。これに対して他方のメ
モリチップＣＨＩＰ２においては、それに設けられた冗
長回路を用いて右側半分のみ欠陥救済を行い、左半分に
存在する欠陥を無視する。

このことから、欠陥が存在するメモリチップについて、
上記左右半分づづの欠陥の数を調べ欠陥の少ない方のエ
リアに対して欠陥救済を行うようにするものである。

上記２分割されるメモリエリアを分けるアドレスとして
は、例えばＸ系の最上位ビットのアドレスを選ぶ。この
アドレス信号を上記メモリチップｌと２のチップ選択信
号として用いるようにすることによって、メモリチップ
ＣＨＩ　Ｐ　１又はＣＨＩＰ２に対してしかメモリアク
セスを行わなくできる。

この場合には、優先判定回路等が不要になるので前記第
２Ｌ図に示した実施例に比べて回路の簡素及び制御が簡
単にできる。

上記のようにメモリアレイを半分づつに分けると、ある
製造ロフトによっては右又は左側に不良が集中して発生
する場合がある。このような場合には、左又は右側を使
用するメモリチップが多くなってしまい、上記２つのメ
モリチップの組み合わせができな（なる場合がある。

そこで、個々のメモリチップには、ヒユーズ手段により
選択的に入力されたアドレスを反転させる機能をもたせ
る。これにより、物理的には同じ右（又は左）側半分を
生かした２つのメモリチップのうち、一方のメモリチッ
プに対して上記ヒユーズの切断によりチップ選択用アド
レスを反転させる。これにより、このメモリチップを等
価的に上記物理的なエリアとは逆のエリアである左（又
は右）側半分を生かしたメモリチップとして用いること
ができるものである。これによって、一対の等価的に左
右半分づつのエリアを使った１個の半導体記憶装置を得
ることができる。

前記第１１図の実施例に示したようなアドレス割り付け
を持つマクロセル化したメモリブロックのみをアクセス
する方式では、メモリブロックを指定するアドレス信号
としてＸ系のアドレス信号を用いている。したがって、
各メモリブロック単位で１６個のうちの８個ずつを生か
した２つのメモリチップを組み合わせ、この実施例の欠
陥救済法を適用して不良が存在しないメモリブロックの
アドレスを登録して、その登録されたアドレスに対する
アクセスによってチップが活性化されるようにしてもよ
い。

この場合、上記のように８個づつのメモリブロックに分
けるアドレスのピント数は、４ビット全部の他、３ビツ
ト又は２ビツトとすることもできる。そして、１ビツト
にすると前記実施例と実質的に等価になる。

また、Ｘ系とＹ系のアドレス信号をパラレルに供給する
ＲＡＭ方式の場合、メモリエリアを分けるアドレス信号
としては、Ｙ系のアドレス信号も利用することができる
ものである。

このような不良部分を残した２つのメモリチップを用い
ることによって、前記同様に外観上は完動品と同じくで
きるものである。これによって、従来は廃棄していたメ
モリチップから良品の半導体記憶装置を得ることができ
るから、実質的な製品歩留まりを高くできる。

特に、前記のように約６４Ｍビットのダイナミツク型Ｒ
ＡＭのように大記憶容量化したメモリチップは、そのサ
イズが比較的大きくなり、１枚の半導体ウェハから形成
できるメモリチップの数が少なくなることと、チップサ
イズの大型化に伴い必然的に不良発生が多くなるから、
従来技術のような冗長回路を用いた欠陥救済法では歩留
まりの向上に限界があるが、この実施例の欠陥救済法で
は冗長回路で全部の欠陥を救済するのではなく、不良を
残して欠陥救済を行えばよいから、その歩留まりの大幅
な向上が期待できるのもとなる。

第２４図には、複数チップからなる主メモリに対して、
特に制限されないが、２個の予備メモリが設けられる。

これらは、アドレス信号と制御信号がパラレルに供給さ
れるとともに、入出力線に対してはＩ１０セレクタが設
けられる。このＩ１０セレクタは、特に制限されないが
、不良アドレスを記憶するＰＲＯＭ　（プログラマブル
ＲＯＭ）に記憶された切り換え情報によって切り換えら
れる。上記主メモリを構成するＲＡＭチップは、不良ビ
ットを持つものである。同じアドレスにおける不良ビッ
トの数は、上記予備メモリの数取内であることが条件と
される。これにより、複数からなる主メモリに対して書
き込み／読み出しを行う複数ビットからなるデータのう
ち、２ビツトまでの不良はＦＲＯＭに記憶された不良ア
ドレス切り換え情報に従って予備メモリに対してアクセ
スするようにする。上記のようなＲＡＭチップと、予備
メモリ及びＦＲＯＭとＩ１０セレタクは、１つのモジュ
ールとしてパッケージに収められるもの他、実装基板上
に構成されるものであってもよい。

このように予備メモリを用いて、前記のように不良部分
をアクセスしない条件を作り出すことにより不良ビット
を持つＲＡＭチップをみかけ上良品として扱うことがで
きる。

第２５図には、多数決方式による欠陥救済法の一実施例
のブロック図が示されている。

この実施例では、３つのメモリチップＣＩ（ＩＰ工ない
し３が用いられる。３つのメモリチップＣＨＩＰＩない
し３は、パラレルにアドレス信号と制御信号が供給され
る。そして、その読み出し信号のみが、多数決論理回路
を通して出力される。

上記３つのメモリエリアＣＨＩ　Ｐ　１ないし３のそれ
ぞれは、互いに不良部分が重ならないよう選ばれる。言
い換えるならば、各メモリチップＣＨＩＰ工ないし３が
それぞれ持つ冗長回路によって救済する不良アドレスは
、上記不良部分が重ならないように欠陥救済するもので
ある。この構成では、不良アドレス以外の部分で１つの
チップにソフトエラーが発生しても、その自動訂正機能
を持つものとなる。

この実施例の多数決による欠陥救済法は、１つのダイナ
ミック型ＲＡＭに適用するものであってもよい。例えば
、この実施例のように約６４Ｍビットもの記憶容量を持
つ場合、それを４分割し、そのうち３つのメモリエリア
において欠陥が重複しないよう冗長回路による欠陥救済
を行い、３ビツトの信号を多数決論理回路を介して出力
させるようにする。このような構成を採ることによって
、約１６ＭビットのＲＡＭとして用いることができる。

この場合でも、いずれかにソフトエラーが生じても、残
りの他のビットが正しく読み出されたならそれを救済す
ることができるから、信頼性を高くできるというメリッ
トも生じるものとなる。

以上のような欠陥救済法は、前記のような約１６Ｍビッ
トや約６４Ｍビットといったような大規模の半導体記憶
装置の他、約４Ｍビットや約１Ｍビットといったように
比較的記憶容量の小さな半導体記憶装置にも同様に利用
できることはいうまでもないであろう。

第２６図には、上記のような欠陥救済法に用いられる積
み重ね方式マルチチップパッケージの一実施例を説明す
るための平面図と、それに対応した断面図が示されてい
る。第２７図には、その拡大斜視図が示されている。

同図から明らかなように、リードフレームをベースにし
、複数の半導体チップをフィルム状のスペーサを介して
積み重ねて実装する。このようなマルチチップパッケー
ジ技術を用いることによって、その外観寸法を異ならせ
ることなく、１つの半導体記憶装置を得ることができる
ものとなる。

上記の実施例から得られる作用効果は、下記の通りであ
る。すなわち、 （１）メモリアレイとそのアドレス選択回路及びメモリ
セルに対して読み出し／書き込みを行う入出力回路とを
含む回路ブロックをマクロセル化して大規模な半導体記
憶回路を構成する。この構成では、マクロセル化の組み
合わせにより簡単に大規模半導体記憶装置の設計レイア
ウト及び制御の簡素化が可能になるという効果が得られ
る。

（２）上記半導体記憶装置は、上記マクロセルが複数個
設けられてなるメモリ回路と、複数のマクロセルの中の
いずれかを選択する選択信号、及びその動作に必要な主
要なタイミング信号を発生させる制御回路とで構成する
。この構成では、各制御回路を共通に利用できるからマ
クロセルの回路を小さくでき、全体として回路規模を小
さくできるという効果が得られる。

（３）上記制御回路は、アドレス信号のうちマクロセル
の中のメモリセルを指定するアドレス信号と、マクロセ
ル自体を指定するアドレス信号とを振り分けるアドレス
コントロール回路及び複数のマクロセルに対して共通に
用いられるリフレッシュアドレスカウンタ回路とする。

これにより、マクロセルからなるメモリ回路の単純化が
可能となり、全体としての回路規模を小さくできるとい
う効果が得られる。

（４）特定の回路機能を持つ複数からなるマクロセルを
備え、外部から入力される信号用のボンディングパッド
をそれに対応するマクロセルに近接して設けるとととも
に、そのボンディングパッドにはその近傍まで延びたＬ
ＯＣリードと被覆ワイヤによってボンディングさせる。

この構成では、外部から各マクロセルに供給すべき信号
の伝達を高速にできるという効果が得られる。

（５）上記のようなボンディングパッドやＬＯＣリード
が設けらるマクロセルとして、それ自体が１つの半導体
記憶回路を構成する各回路からなるようにすることによ
って、大規模な半導体記憶装置のレイアウトの簡素化と
高速化が可能になるという効果が得られる。

（６）上記ＬＯＣリードを、複数のマクロセルに対応し
て設けられる同じ信号を供給するボンディングパッド間
を接続する配線の一部としても用いることによって、大
規模集積回路の動作の高速化が可能になるという効果が
得られる。

（７）上記ＬＯＣリードを、複数のマクロセル間で伝達
される信号配線の一部としても利用することによって、
動作の高速化が可能になるという効果が得られる。

（８）メモリアレイに配置される同一平面上に並んで配
置されるワード線の裏打ち配線を多層化し、上記隣接ワ
ード線に用いられる裏打ち配線を互いに異なる層の配線
とすることによって、ワード線の実質的な高密度レイア
ウトが可能になるという効果が得られる。

（９）上記裏打ち配線は２層の金属配線層からなりワー
ドシャント部で上下層の入れ替えを行うようにすること
によって、配線容量やカップリングのアンバランスを解
消させることができるという効果が得られる。

（１０）メモリアレイに配置されるビット線を多層化し
、上記隣接ビット線は異なる層の配線として用いること
により、ビット線の高密度レイアウトを実現できるとい
う効果が得られる。

（１１）上記ビット線を２層の金属配線層を用いて形成
し、センスアンプ単位で隣接するビット線が交互に上層
、下層になるように配置させることによって、ビット線
の高密度レイアウトが実現できるという効果が得られる
。

（１２）上記ビット線として、平行に配置される一対か
らなる相補ビット線を１本おきに上層、下層配線を用い
て構成することにより、ビット線の高密度レイアウトが
実現できるという効果が得られる。

（１３）上記２層化されたビット線をその途中で上下の
入れ替えを行うことよって、ビット線の容量及びカップ
リングノイズのアンバランスを解消できるという効果が
得られる。

（１４）隣接するワード線に対応した裏打ち配線を２層
の金属配線を用いて交互に配置するとともに、そのワー
ド線の両端からワード線を駆動するドライバを配置する
。この構成では、ドライバの駆動能力を半分に小さくで
きるから、ワード線の高密度実装とそれに対応して実質
的に駆動能力を大きくしたドライバを配置することがで
きるという効果が得られる。

（１５）隣接するワード線に対応した裏打ち配線を２層
の金属配線を用いて交互に配置するとともに、ワード線
の一端側に奇数ワード線用ドライバを配置し、ワード線
の他端側に偶数ワード線用ドライバを配置することよっ
てドライバ側からみたワード線のピンチを２倍に拡大で
きるからワード線の高密度実装とそれに対応して駆動能
力を大きくしたドライバを配置することができるという
効果が得られる。

（１６）隣接するワード線に対応した裏打ち配線を２層
の金属配線を用いて交互に配置するとともに、それを駆
動する駆動回路がワード線の近くに配置されるものと、
遠くに配置されるものとの２段構成とし、この遠くに配
置される駆動回路の出力線として上層の金属配線を用い
ることにより、ドライバ側からみたワード線のピッチを
２倍に拡大できるからワード線の高密度実装とそれに対
応して駆動能力を大きくしたドライバを配置することが
できるという効果が得られる。

（１７）複数からなるビット線対のうち、奇数ビット線
の一端側にそれに対応したセンスアンプを配置し、偶数
ビット線の他端側にそれに対応したセンスアンプを配置
することによって、センスアンプの増幅率を大きくでき
るとともに、ビット線の高密度レイアウトが実現できる
という効果が得られる。

（１８）上記奇数ビット線対と偶数ビット対とを２層の
金属配線層により交互に配置されることより、ビット線
の高密度レイアウトが可能になるという効果が得られる
。

（１９）上記ビット線と直交して配置されるワード線の
裏打ち配線を２層の金属配線により構成することより、
メモリセルアレイの高密度レイアウトが可能になるとい
う効果が得られる。

（２０）ノーマルモードではアクセスしたいビット線及
びワード線とセンスアンプ列を駆動し、リフレッシュモ
ードでは同時に選択するワード線及び動作するセンスア
ンプ列の数を上記ノーマルモードの場合の整数倍に切り
換えることより、低消費電力化とリフレッシュサイクル
数を減らすことができるという効果が得られる。

（２１）メモリアレイとそのアドレス選択回路及びメモ
リセルに対して読み出し／書き込みを行う入出力回路と
を含む回路ブロックをマクロセルとした半導体記憶回路
を備え、リフレッシュモードでは上記マクロセル化した
半導体記憶回路のカラム系回路を非活性化させることよ
って、リフレッシュ動作の電流消費を低減できるという
効果が得られる。

（２２）カウンタテストモードは、上記リフレッシュモ
ードと異なるセット／リセット方式が採られ、カウンタ
テストモードのときにのみカラム系の回路が活性化され
て読み出しデータが出力させることによって、リフレッ
シュ動作での低消費電力化を図りつつ、そのカウンタ動
作をテストすることができるという効果が得られる。

（２３）メモリアレイとそのアドレス選択回路及びメモ
リセルに対して読み出し／書き込みを行う入出力回路と
を含む回路ブロックをマクロセルとした半導体記憶回路
を備え、リフレッシュモードのときノーマルモード用の
ワード線駆動回路が非動作状態にされるとともに、その
入力部の選択信号を受ける駆動能力の小さな回路でワー
ド線の選択動作を行わせることよって、リフレッシュモ
ードでの電流消費及びピーク電流を低減できるという効
果が得られる。

（２４）メモリアレイとそのアドレス選択回路及びメモ
リセルに対して読み出し／書き込みを行う入出力回路と
を含む回路ブロックをマクロセルとした半導体記憶回路
を備え、リフレッシュモードのときセンスアンプ電流を
ノーマルモードに比べて小さくする機能を持たせること
よって、リフレッシュモードでの電流消費及びピーク電
流を低減できるという効果が得られる。

（２５）メモリアレイとそのアドレス選択回路及びメモ
リセルに対して読み出し／書き込みを行う入出力回路と
を含む回路ブロックをマクロセルとした半導体記憶回路
を備え、ノーマルサイクルに比べてワード線選択動作時
間及び／又はセンスアンプの増幅時間を長くする機能を
持たせたことよって、リフレッシュモードでの電流消費
を低減できるという効果が得られる。

（２６）メモリアレイとそのアドレス選択回路及びメモ
リセルに対して読み出し／書き込みを行う入出力回路と
を含む回路ブロックをマクロセルとした半導体記憶回路
を備え、センスアンプのピーク電流が相互にずれるよう
に複数のマクロセルに対して時間差を持たせてリフレッ
シュを行うようにすることによって、リフレッシュモー
ドでの電源のピーク電流を低減できるという効果が得ら
れる。

（２７）メモリアレイとそのアドレス選択回路及びメモ
リセルに対して読み出し／書き込みを行う入出力回路と
を含む回路ブロックをマクロセルとした半導体記憶回路
を備え、ノーマルモードのときにはマクロセル化された
１つ又は複数の回路ブロックを活性化し、リフレッシュ
モードのときにはノーマルモードのときの整数倍の回路
ブロックを活性化することによって、低消費電力化とリ
フレッシュサイクル数の低減を図ることができるという
効果が得られる。

（２８）半導体記憶回路を構成するメモリアレイのうち
、不良部分が互いに重ならないようにされた２つのメモ
リチップを１つのパッケージに収めて、２つのメモリチ
ップのうち良品部分のみをアクセスすることよって、従
来廃棄していた不良チップから完動品を得ることができ
るという効果が得られる。

（２９）上記２つのメモリチップのメモリアレイは工な
いし複数からなる特定ビットのアドレスによりそれぞれ
２つのメモリエリアに分割され、それぞれのメモリエリ
アを指定するアドレス信号により２つのチップのうち不
良が存在しない方のメモリエリアを持つチップを選択的
にアクセスすることよって、消費電流を増加させること
なく不良チップを救済できるという効果が得られる。

（３０）上記２つのメモリチップのうち、一方のメモリ
チップに優先権が割り当てられ、上記一方のメモリチッ
プの不良部分にアクセスが行われると、他方のメモリチ
ップをアクセスするよう切り換えることよって、２チッ
プ分のように消費電流を増加させることなく不良チップ
を救済できるという効果が得られる。

（３１）上記２つのメモリチップは、ワード線の選択動
作が開始される前のアドレス判定までは共に動作状態に
され、アドレス判定に応じてアクセスが行われないメモ
リチップは直ちに動作が停止されることよって、不良チ
ップの救済を図りつつ、消費電流の増加を防止すること
ができるという効果が得られる。

（３２）上記メモリチップは、冗長回路方式による欠陥
救済回路が設けられ、その欠陥救済回路は不良が存在し
ない一定のメモリエリアを作るために用いることよって
、冗長回路を効率よく用いることができるという効果′
が得られる。

（３３）同一アドレスに欠陥が存在しないようにされた
３個以上のメモリチップ又は３個以上に分割されたメモ
リブロックを持つ１個のメモリチップを１つのパッケー
ジに収めるとともに、それらのメモリチップ又はメモリ
ブロックに対してパラレルにメモリアクセスを行い、そ
の読み出し信号を多数決論理回路を介して出力させるこ
とにより、不良が存在するチップを用いて欠陥救済を行
うことができるという効果が得られる。

（３４）複数ビットからなるデータを記憶する主メモリ
チップに対して予備メモリチップを用意し、主メモリチ
ップの不良ビットに対するアクセスを検出すると、それ
に代えて予備メモリチップをアクセスするようにするこ
とにより、不良ビットが存在するメモリチップを用いて
欠陥救済を行うことができるという効果が得られる。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、本発明は前記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。例えば、マクロセル化さ
れたダイナミック型ＲＡＭは、前記実施例のように時系
列的にロウ系アドレス信号とカラム系アドレス信号を入
力するというアドレスマルチプレックス方式に代え、ロ
ウ系アドレス信号とカラム系アドレス信号とをパラレル
に入力する構成であってもよい、このようなノンアドレ
スマルチプレックス方式では、アドレスストローブ信号
に代えてチップ選択信号又はチップイネーブル信号が用
いられ、それに応じて内部動作で必要とされる各種タイ
ミング発生回路が設けられる。また、１つのメモリブロ
ックの記憶容量を約１Ｍビットとし、それを４Ｘ４個並
べて約１６Ｍビットの半導体記憶装置を得るものであっ
てもよい、上記１つのメモリブロックの記憶容量を約４
Ｍビットとし、それを８個等組み合わせて３２Ｍビット
のような記憶容量を持つ半導体記憶装置を得るものであ
ってもよい。このように１個のメモリブロックの記憶容
量と、それを組み合わせた全体の記憶容量の組み合わせ
は、種々の実施形態を採ることができるものである。

１つのメモリブロックは、ダイナミック型ＲＡＭの他、
スタティック型ＲＡＭ＋ＥＥＰＲＯＭあるいはＥＦＲＯ
ＭのようなプログラマブルＲＯＭ（リード・オンリー・
メモリ）あるいは、上記ダイナミック型ＲＡＭとスタテ
ィック型ＲＡＭとの組み合わせからなるものであっても
よい。すなわち、上記スタティック型メモリをキュッシ
ュメモリ部として利用するものであってもよい、このよ
うにメモリブロックは、種々の実施形態を採ることがで
きるものである。

欠陥救済法は、前記のように１つのパッケージに収める
もの他、プリント基板等の実装基板上に構成された複数
からなる半導体集積回路装置に適用するするものであっ
てもよい。

この発明は、上記のような大規模な半導体記憶装置の他
、マクロセル化された回路ブロックとして、メモリ回路
の他、マイクロプロセッサやその周辺回路とし、高性能
で多機能の１チツプマイクロコンピユータ等のような各
種半導体集積回路装置を構成するものであってもよい。

〔発明の効果〕

本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記の通りである
。すなわち、メモリアレイとそのアドレス選択回路及び
メモリセルに対して読み出し／書き込みを行う入出力回
路とを含む回路ブロックをマクロセル化、複数のマクロ
セルの中のいずれかを選択する選択信号、及びその動作
に必要な主要なタイミング信号を発生させる制御回路を
設けることによって、大規模の記憶装置を得ることがで
きる。特定の回路機能を持つ複数からなるマクロセルを
備え、外部から入力される信号用のボンディングパッド
をそれに対応するマクロセルに近接して設けるとととも
に、そのボンディングバンドにはその近傍まで延びたＬ
ＯＣリードと被覆ワイヤによってポンディングさせるこ
とより、外部から各マクロセルに供給すべき信号の伝達
を高速にできるとともに、上記ＬＯＣリードを、複数の
マクロセルに対応して設けられる同じ信号を供給するボ
ンディングパッド間を接続する配線の一部としても用い
ることによって大規模集積回路の動作の高速化が可能に
なる。メモリアレイに配置される同一平面上に並んで配
置されるワード線の裏打ち配線を多層化し、上記隣接ワ
ード線に用いられる裏打ち配線を互いに異なる層の配線
としたり、ワードシャント部で上下層の入れ替えを行う
ようにすることによって、ワード線の高密度化を図りつ
つ、配線容量やカップリングのアンバランスを解消させ
ることができる。メモリアレイに配置されるビット線を
多層化し、センスアンプ単位又はビット線を１本おきに
上層、下層配線を用いて構成することによりビット線の
高密度レイアウトが実現できる。そして、そのビット線
をその途中で上下の入れ替えを行うことよって、ビット
線の容量及びカップリングノイズのアンバランスを解消
できる。ワード線の両端にワード線ドライバを配置して
ワード線の両端から駆動すること、複数からなるワード
線のうちワード線の一端側に奇数ワード線用ドライバを
配置し、ワード線の他端側に偶数ワード線用ドライバを
配置することよって、ワード線の高速駆動と高密度レイ
アウトが実現できる。複数からなるビット線対のうち、
奇数ビット線の一端側にそれに対応したセンスアンプを
配置し、偶数ビット線の他端側にそれに対応したセンス
アンプ配置することによって、センスアンプの増幅率を
太き（できるとともに、ビット線の高密度レイアウトが
実現できる。上記奇数ビット線対と偶数ビット対とを２
層の金属配線層により交互に配置されることより、ビッ
ト線の高密度レイアウトが可能になる。ノーマルモード
ではアクセスしたいビット線及びワード線とセンスアン
プ列を駆動し、リフレッシュモードでは同時に選択する
ワード線及び動作するセンスアンプ列の数を上記ノーマ
ルモードの場合の整数倍に切り換えることより、低消費
電力化とリフレッシュサイクル数を減らすことができる
。また、そのリフレッシュでは上記マクロセル化した半
導体記憶回路のカラム系回路を非活性化させることよっ
て、リフレッシュ動作の電流消費を低減でき、上記リフ
レッシュモードと異なるセット／リセット方式によりカ
ウンタテストモードを設定し、カラム系の回路が活性化
されて読み出しデータが出力させることによって、リフ
レッシュ動作での低消費電力化を図りつつ、そのカウン
タ動作をテストすることができる。上記リフレッシュモ
ードのときワード線駆動回路が非動作状態にされるとと
もに、その入力部の選択信号を受ける駆動能力の小さな
回路でワード線の選択動作を行わせること、センスアン
プ電流をノーマルモードに比べて小さ（すること、ノー
マルサイクルに比べてワード線選択動作時間及び／又は
センスアンプの増幅時間を長くすること、センスアンプ
のピーク電流が相互にずれるように複数のマクロセルに
対して時間差を持たせてリフレッシュを行うようにする
ことによって、リフレッシュモードでの電流消費を低減
でき、その分１回にリフレッシュするメモリセルを増加
させることができる。ノーマルモードのときにはマクロ
セル化された１又は複数の回路ブロックを活性し、リフ
レッシュモードのときにはノーマルモードのときの整数
倍の数の回路ブロックを活性化することによって、低消
費電力化とリフレッシュサイクル数の低減を図ることが
できる。不良部分が互いに重ならないようにされた２つ
のメモリチップを１つのパッケージに収めて、２つのメ
モリチップのうち良品部分のみをアクセスすることよっ
て、従来廃棄していた不良チップから完動品を得ること
ができる。そして、上記２つのメモリチップのメモリア
レイは工ないし複数からなる特定ビットのアドレスによ
りそれぞれ２つのメモリエリアに分割され、それぞれの
メモリエリアを指定するアドレス信号により２つのチッ
プのうち不良が存在しない方のメモリエリアを持つチッ
プを選択的にアクセスすることよって、消費電流を増加
させることなく不良チップを救済できる。上記２つのメ
モリチップのうち、一方のメモリチップに優先櫓が割り
当てられ、上記一方のメモリチップの不良部分にアクセ
スが行われると、他方のメモリチップをアクセスするよ
う切り換えることよって、２チップ分のように消費電流
を増加させることなく不良チップを救済できる。上記メ
モリチップは、冗長回路方式による欠陥救済回路が設け
られ、その欠陥救済回路は不良が存在しない一定のメモ
リエリアを作るために用いることよって、冗長回路を効
率よく用いることができる。

【図面の簡単な説明】

第１図は、この発明が適用された約６４Ｍピントのダイ
ナミック型ＲＡＭの一実施例を示す基本的ブロック図、 第２図は、この発明に係るダイナミック型ＲＡＭの他の
一実施例を示すブロック図、 第３図は、この発明が適用された半導体集積回路装置に
おける回路ブロックとそれに対応したボンディングパッ
ドの配置の一実施例を示す基本的レイアウト図、 第４図は、上記半導体集積回路装置の基本的レイアウト
図とそれに対応したＬＯＣリードの一実施例のパターン
図、 第５Ａ図ないし第５Ｃ図は、上記半導体チップと、Ｌ　
ＯＧ　ＩＪ−ドの他の一実施例のを示す概略パターン図
、 第６図は、この発明に係るマクロセル化されたメモリブ
ロックに対する他の一実施例を示すボンディングバンド
の配置図、 第７図は、上記第７図に示したメモリグループを用いた
半導体集積回路装置の一実施例を示す基本的レイアウト
図、 第８図は、マクロセル化される１つのメモリブロックの
一実施例を示すブロック図、 第９図は、マクロセル化される１つのメモリブロックの
他の一実施例を示すブロック図、第１０図は、リフレッ
シュ動作を説明するための概略波形図、 第１１図は、上記第３図の実施例のＲＡＭのアドレス割
り付けの一実施例を説明するめたのブロック図、 第１２図は、この発明に係るダイナミック型ＲＡＭのリ
フレッシュ動作の一実施例を説明するためのブロック図
、 第１３図は、第９図に示したパワーダウン回路の一実施
例を示す具体的回路図、 第１４図は、この発明に係るダイナミック型ＲＡＭに用
いられるメモリセルの一実施例を示す素子構造断面図、 第１５図は、上記ワード線とワードシャント配線部との
接続部の一実施例を示すパターン図、第１６図は、この
発明に係るメモリセルアレイの一実施例を示す概略回路
図、 第１７図は、この発明に係るメモリセルアレイの他の一
実施例を示す概略回路図、 第１８図は、メモリセルの他の一実施例を示す素子構造
断面図、 第１９Ａ図は、この発明に係るメモリセルアレイにおけ
るワード線とそのドライバの一実施例を示すレイアウト
図、 第１９Ｂ図は、この発明に係るメモリセルアレイにおけ
るワード線とそのドライバの他の一実施例を示すレイア
ウト図、 第２０Ａ図は、この発明に係るメモリセルアレイにおけ
るワード線とそのドライバの他の一実施例を示すレイア
ウト図、 第２０Ｂ図は、この発明に係るメモリセルアレイにおけ
るワード線とそのドライバの他の一実施例を示すレイア
ウト図、 第２０Ｃ図は、この発明に係るメモリセルアレイにおけ
るワード線とそのドライバの他の一実施例を示すレイア
ウト図、 第２１図は、この発明に係る欠陥救済法の一実施例を説
明するための概略ブロック図、第２２図は、この発明に
係る欠陥救済法の他の一実施例を説明するための概略ブ
ロック図、第２３図は、この発明に係る欠陥救済法の他
の一実施例を説明するための概略ブロック図、第２４図
は、この発明に係る欠陥救済法の更に他の一実施例を説
明するための概略ブロック図、第２５図は、この発明に
係る欠陥救済法の更に他の一実施例を説明するための概
略ブロック図、第２６図は、積み重ね方式によるマルチ
パッケージの一実施例を示す平面図、 第２７図は、その拡大斜視図である。 ＡＤＣ・・アドレスコントロール回路、ＲＰＴＧ・・ロ
ウ系プリタイミング発生回路、ＣＰＴＯ・・カラム系プ
リタイミング発生回路、ＷＰＴＧ・・プリタイミング発
生回路、ＲＤＣ・・動作モード判定回路、Ｃ０ＮＴＬ、
Ｃ０ＮＴ２・・制御回路、ＸＢ・・Ｘアドレスバス、Ｙ
Ｂ・・Ｙアドレスバス、ＣＢ・・制御バス、ＸＡＢ・・
Ｘアドレスバッファ、ＹＡＢ・・Ｙアドレスバッファ、
ＭＡ・・メインアンプ、ＩＯＢ・・入出力回路、ＲＣ・
・リフレッシュアドレスカウンタ、ＲＴＧ・・ロウ系タ
イミング発生回路、ＣＴＧ・・カラム系タイミング発生
回路、ＷＴＧ・・タイミング発生回路、ＸＤＥＣ・・Ｘ
デコーダ、ＹＤＢＣ・・Ｙデコーダ、ＸＭＰ・・マルチ
プレクサ、ＰＤＣ・・パワーダウンコントロール回路、
ＣＢ・・クロックバッファ、ＷＬＩ〜ＷＬ４・・ワード
線（ポリシリコン）ＷＬＩ’　〜Ｗｆ、４’　　・・ワ
ードシャント用配線（裏打ち配線）　、ＵＳＡＩ、ＵＳ
Ａ２・・センスアンプ

Claims (1)

1. 【特許請求の範囲】 １、メモリセルがマトリックス配置されてなるメモリア
   レイとそのアドレス選択回路及びメモリセルに対して読
   み出し／書き込みを行う入出力回路とを含む回路ブロッ
   クをマクロセル化してなる半導体記憶回路を備えてなる
   ことを特徴とする半導体集積回路装置。 ２、上記半導体記憶回路は、上記マクロセルが複数個設
   けられてなるメモリ回路と、複数のマクロセルの中のい
   ずれかを選択する選択信号、及びその動作に必要な主要
   なタイミング信号を発生させる制御回路とを備えてなる
   ことを特徴とする特許請求の範囲第１項記載の半導体集
   積回路装置。 ３、上記制御回路は、アドレス信号のうちマクロセルの
   中のメモリセルを指定するアドレス信号と、マクロセル
   自体を指定するアドレス信号とを振り分けるアドレスコ
   ントロール回路及び複数のマクロセルに対して共通に用
   いられるリフレッシュアドレスカウンタ回路を含むもの
   であることを特徴とする特許請求の範囲第２項記載の半
   導体集積回路装置。 ４、特定の回路機能を持つ複数からなるマクロセルを備
   え、外部から入力される信号用のボンディングパッドを
   それに対応するマクロセルに近接して設けるととともに
   、そのボンディングパッドにはその近傍まで延びたＬＯ
   Ｃリードフレームと被覆ワイヤによってボンディングさ
   せるものであることを特徴とする特許請求の範囲第２項
   記載の半導体集積回路装置。 ５、上記マクロセルは、それ自体が１つの半導体記憶回
   路としての動作を行うメモリアレイとそのアドレス選択
   回路及びメモリセルに対して読み出し／書き込みを行う
   データ入出力回路とを含むものであることを特徴とする
   特許請求の範囲第４項記載の半導体集積回路装置。 ６、上記ＬＯＣリードフレームは、複数のマクロセルに
   対応して設けられる同じ信号を供給するボンディングパ
   ッド間を接続する配線の一部としても用いるものである
   ことを特徴とする特許請求の範囲第１、第２、第４又は
   ５項記載の半導体集積回路装置。 ７、上記ＬＯＣリードフレームは、複数のマクロセル間
   で伝達される信号配線の一部としても利用されるもので
   あることを特徴とする特許請求の範囲第６項記載の半導
   体集積回路装置。 ８、メモリアレイに配置される同一平面上に並んで配置
   されるワード線の裏打ち配線を多層化し、上記隣接ワー
   ド線に用いられる裏打ち配線は異なる層の配線とする半
   導体記憶回路を備えてなることを特徴とする半導体集積
   回路装置。 ９、上記裏打ち配線は２層の金属配線層からなり、ワー
   ドシャント部で上下層の入れ替えが行われるものである
   ことを特徴とする特許請求の範囲第８項記載の半導体集
   積回路装置。 １０、上記裏打ち配線と同じく形成される金属配線層に
   より、センスアンプのコモンソース線の裏打ち配線が形
   成されるものであることを特徴とする特許請求の範囲第
   ８又は第９項記載の半導体集積回路装置。 １１、メモリアレイに配置されるビット線を多層化し、
   上記隣接ビット線は異なる層の配線とした半導体記憶回
   路を備えてなることを特徴とする半導体集積回路装置。 １２、上記ビット線は２層の金属配線層からなり、セン
   スアンプ単位で隣接するビット線が交互に上層、下層に
   なるように配置されてなることを特徴とする特許請求の
   範囲第１１項記載の半導体集積回路装置。 １３、上記ビット線は、平行に配置される一対か　らな
   る相補ビット線が１本おきに上層、下層配線を用いて構
   成されるものであることを特徴とする特許請求の範囲第
   １１項記載の半導体集積回路装置。 １４、上記２層化されたビット線は、その途中で上下の
   入れ替えが行われるものであることを特徴とする特許請
   求の範囲第１２又は第１３項記載の半導体集積回路装置
   。 １５、ワード線を選択する単位回路がワード線に近く配
   置されるものと、遠くに配置されるものとの２段構成と
   されてなる半導体記憶回路を備えてなることを特徴とす
   る半導体集積回路装置。 １６、上記ワード線は、隣接するワード線に対応した裏
   打ち配線が２層の金属配線層を用いて交互に配置される
   とともに、遠くに配置される単位回路の出力線が上側の
   金属配線層を用いて構成されることを特徴とする特許請
   求の範囲第１５項記載の半導体集積回路装置。 １７、ワード線の一端側に奇数ワード線用の単位の選択
   回路を配置し、ワード線の他端側に偶数ワード線用の単
   位の選択回路を配置してなる半導体記憶回路を備えてな
   ることを特徴とする半導体集積回路装置。 １８、ワード線の両端にワード線ドライバを配置してワ
   ード線を両端から駆動する半導体記憶回路を備えてなる
   ことを特徴とする半導体集積回路装置。 １９、上記ワード線は、その中点部で電気的に分離され
   るものであることを特徴とする特許請求の範囲第１８項
   記載の半導体集積回路装置。 ２０、互いに隣接するワード線を選択する単位回路は、
   対応するワード線に近く配置されるものと、遠くに配置
   されるものとの２段構成に配置されるものであることを
   特徴とする特許請求の範囲第１７、第１８又は第１９項
   記載の半導体集積回路装置。 ２１、互いに隣接するワード線に対応した裏打ち配線は
   、２層の金属配線層を用いて交互に配置されるものであ
   ることを特徴とする特許請求の範囲第第１７、第１８、
   第１９又は第２１項記載の半導体集積回路装置。 ２２、複数からなるビット線対のうち、奇数ビット線の
   一端側にそれに対応したセンスアンプを配置し、偶数ビ
   ット線の他端側にそれに対応したセンスアンプ配置して
   なる半導体記憶回路を備えてなることを特徴とする半導
   体集積回路装置。 ２３、上記奇数ビット線対と偶数ビット対とは２層の金
   属配線層により交互に配置されるものであることを特徴
   とする特許請求の範囲第２２項記載の半導体集積回路装
   置。 ２４、上記ビット線と直交して配置されるワード線は、
   その裏打ち配線が２層の金属配線により構成されるもの
   であることを特徴とする特許請求の範囲第２２又は第２
   ３項記載の半導体集積回路装置。 ２５、ノーマルモードではアクセスしたいビット線及び
   ワード線とそれに対応したセンスアンプ列を駆動し、リ
   フレッシュモードでは同時に選択するワード線及び動作
   するセンスアンプ列の数を上記ノーマルモードの場合の
   整数倍に切り換える機能を持つ半導体記憶回路を備えて
   なることを特徴とする半導体集積回路装置。 ２６、ダイナミック型ＲＡＭを内蔵し、そのリフレッシ
   ュモードではそのカラム系回路を非活性化させる機能を
   持たせたことを特徴とする半導体集積回路装置。 ２７、上記ダイナミック型ＲＡＭは、メモリアレイとそ
   のアドレス選択回路及びメモリセルに対して読み出し／
   書き込みを行う入出力回路とを含むマクロセル化された
   ものであることを特徴とする特許請求の範囲第２６項記
   載の半導体集積回路装置。 ２８、カウンタテストモードは、上記リフレッシュモー
   ドと異なるセット／リセット方式が採られ、カウンタテ
   ストモードのときにのみカラム系の回路が活性化されて
   読み出しデータが出力されるダイナミック型ＲＡＭを備
   えてなることを特徴とする特許請求の範囲第２６又は第
   ２７項記載の半導体集積回路装置。 ２９、リフレッシュモードのときノーマルモード用ワー
   ド線駆動回路が非動作状態にされるとともに、その入力
   部の選択信号を受ける駆動能力の小さなリフレッシュモ
   ード用ワード線駆動回路でワード線の選択動作を行うと
   いう駆動能力切り換え機能を持たせたダイナミック型Ｒ
   ＡＭを内蔵することを特徴とする半導体集積回路装置。 ３０、リフレッシュモードのときセンスアンプ電流をノ
   ーマルモードに比ベて小さくする機能を持たせたダイナ
   ミック型ＲＡＭを備えてなることを特徴とする半導体集
   積回路装置。 ３１、リフレッシュモードのときセンスアンプ駆動回路
   及びワード線駆動回路以外の回路の動作電流をノーマル
   モードに比べて小さくする機能を持たせたダイナミック
   型ＲＡＭを備えてなることを特徴とする半導体集積回路
   装置。 ３２、ノーマルモードのときのサイクルタイムに比べて
   、リフレッシュモードのときのサイクルタイムが長く設
   定されたダイナミック型ＲＡＭを備えてなることを特徴
   とする半導体集積回路装置。 ３３、ワード線の立ち上がりタイミング及び／又はセン
   スアンプのピーク電流が相互にずれるようにメモリマッ
   トのリフレッシュ動作が制御されてなるダイナミック型
   ＲＡＭを備えてなることを特徴とする半導体集積回路装
   置。 ３４、ノーマルモードのときには１つ又は複数のメモリ
   マットを活性化し、リフレッシュモードのときにはノー
   マルモードのときより多くの数からなるメモリマットを
   活性化するダイナミック型ＲＡＭを備えてなることを特
   徴とする半導体集積回路装置。 ３５、上記ダイナミック型ＲＡＭは、メモリアレイとそ
   のアドレス選択回路及びメモリセルに対して読み出し／
   書き込みを行う入出力回路とを含むマクロセル化された
   ものであることを特徴とする特許請求の範囲第３０、第
   ３１、第３２、第３３又は第３４項記載の半導体集積回
   路装置。 ３６、半導体記憶回路を構成するメモリアレイのうち、
   不良部分が互いに重ならないようにされた２つのメモリ
   チップのうち良品部分のみをアクセスするようにしてな
   ることを特徴とする欠陥救済法。 ３７、上記２つのメモリチップのメモリアレイは１ない
   し複数からなる特定ビットのアドレスによりそれぞれ２
   つのメモリエリアに分割され、それぞれのメモリエリア
   を指定するアドレス信号により２つのチップのうち不良
   が存在しない方のメモリエリアを持つチップが選択的に
   アクセスされることを特徴とする特許請求の範囲第３６
   項記載の欠陥救済法。 ３８、上記２つのメモリチップのうち、一方のメモリチ
   ップに優先権が割り当てられ、上記一方のメモリチップ
   の不良部分にアクセスが行われると、他方のメモリチッ
   プをアクセスするよう切り換えるものであることを特徴
   とする特許請求の範囲第３６項記載の欠陥救済法。 ３９、上記２つのメモリチップは、ワード線の選択動作
   が開始される前のアドレス判定までは共に動作状態にさ
   れ、アドレス判定に応じてアクセスが行われないメモリ
   チップは直ちに動作が停止されるものであることを特徴
   とする特許請求の範囲第３８項記載の欠陥救済法。 ４０、上記メモリチップは、冗長回路方式による欠陥救
   済回路が設けられ、その欠陥救済回路は互いに同じアド
   レスに不良が重ならないように用いられるものであるこ
   とを特徴とする特許請求の範囲第３６、第３７、第３８
   又は第３９項記載の欠陥救済法。 ４１、上記メモリチップは、１つのパッケージに収めら
   れるものであることを特徴とする特許請求の範囲第３６
   、第３７、第３８、第３９又は第４０項記載の欠陥救済
   法。 ４２、同一のアドレスに欠陥が存在しないようにされた
   ３個以上の奇数個からなるメモリチップ又は１個のメモ
   リチップに構成される３個以上の奇数個のメモリブロッ
   クに対してパラレルにメモリアクセスを行い、その読み
   出し信号を多数決論理回路を介して出力させることを特
   徴とする欠陥救済法。 ４３、上記３個以上の奇数個からなるメモリチップは、
   １つのパッケージに収められるものであることを特徴と
   する特許請求の範囲第４２項記載の欠陥救済法。 ４４、複数ビットからなるデータを記憶する複数からな
   る主メモリチップと、上記主メモリチップの特定のアド
   レスにおける最大不良ビット数と同じ数からなる予備メ
   モリと、上記不良ビットのアドレスを記憶して、不良ビ
   ットが存在する主メモリチップに代えて予備メモリチッ
   プをアクセスするようにしてなることを特徴とする欠陥
   救済法。