JPH02177192A - ダイナミック型半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は大容量ダイナミック型半導体記憶装置に関し
、特に、ページモードやスタティックコラムモード等の
マルチビットシリアルアクセスモード動作をより高速で
行なうための構成に関する。

［従来の技術］ 半導体ランダム・アクセス・メモリ（ＲＡＭ）にはスタ
ティックＲＡＭ　（ＳＲＡＭ）と、ダイナミックＲＡＭ
ＣＤＲＡＭ）とがある。このＳＲＡＭとＤＲＡＭとの大
きな相違は、ＤＲＡＭは定期的にメモリセルデータを再
書込するリフレッシュ動作を必要とすることである。

ＳＲＡＭでは、通常、行アドレスと列アドレスとを同時
に印加し、この行および列アドレスをチップイネーブル
信号ＣＥで装置内部に取込んで選択されたメモリセルへ
アクセスするることか行なわれている。

一方、ＤＲＡＭでは１９７４年の４Ｋ　（２”　）ＤＲ
ＡＭ以降、行アドレスと列アドレスとを時分割多重して
同一のアドレス入力端子に印加する構成がとられている
。このＤＲＡＭにおけるアドレスマルチプレクス方式に
ついて簡単に説明する。

第２図はＬＭ（２２°）ＤＲＡＭのＤＩＰ　（デュアル
費イン・ライン）パッケージの外部信号人出力ビン端子
の配置を示す図である。第２図において、四角枠内にピ
ン番号が示されている。ＩＭＤＲＡＭにおいては、１０
ビツトの行アドレス信号ＡＯ−Ａ９と１０ビツトの列ア
ドレス信号ＡＯ〜Ａ９がピン番号５ないし８およびピン
番号１０ないし１５に時分割多重して印加される。この
アドレス入力端子に印加される行アドレスと列アドレス
の装置内部への取込タイミングは、ピン番号３へ印加さ
れるロウアドレスストローブ信号ＲＡＳとピン番号１６
へ印加されるコラムアドレスストローブ信号ＣＡＳによ
り与えられる。すなわちロウアドレスストローブ信号Ｒ
ＡＳが“Ｌ″レベル立下がると装置が活性化され、行ア
ドレスが装置内部へ取込まれる。一方、コラムアドレス
ストローブ信号ＣＡＳが′Ｌルベルに立下がると列アド
レス信号が装置内部へ取込まれる。半導体記憶装置のデ
ータの書込および読出動作はライトイネーブル信号ＷＥ
　（ピン番号２へ印加される）により与えられる。すな
わちライトイネーブル信ｑＷＥが“Ｈ″レベル場合には
、この半導体記憶装置が読出動作であることを示し、一
方ライトイネーブル信号ＷＥが“Ｌ″の場合には、この
装置がデータ書込動作であることを示す。入力データＤ
Ｉはピン番号１へ印加され、出力データＤＯはピン番号
１７から出力される。データの書込タイミングは信号Ｗ
Ｅと信号ＣＡＳの遅い方の“Ｌ”レベルへの立下がりタ
イミングにより与えられる。

データ読出タイミングは信号ＣＡＳ、ＷＥが“Ｈ゛レベ
ルあり、かつ信号ＣＡＳが“Ｌ″レベル立下がった後の
所定時間経過後に有効データが読出される。

上述のようにたとえばＩＭＤＲＡＭの場合、２０ビツト
のアドレス信号が必要とされるが、この２０ビツトのア
ドレス信号を１０ビツトの行アドレス信号と１０ビツト
の列アドレス信号とに分割し、この行アドレス信号と列
アドレス信号を時分割多重してアドレス入力ビンへ印加
すれば、２０ビツトのアドレス信号を１０ビツトのピン
端子で人力することができるため、半導体記憶装置の容
量増加に伴なうアドレス信号のビット数が増大してもピ
ン端子数の増大を抑制することができる。

次に従来のＩＭＤＲＡＭの内部構成について概略的に第
３図を参照して説明する。

第３図を参照してＩＭＤＲＡＭは、各々、２５６行（２
８）行２Ｋ　（２”　）列に行列状に配列されたメモリ
セルを有する２個のメモリセルアレイブロックｌａ、ｌ
ｂを含む。メモリセルアレイブロックｌａ、ｌｂはそれ
ぞれ５１２にビットの記憶容量を与え、全体として１Ｍ
ビットの記憶容量を与える。

メモリセルアレイブロックｌａ、ｌｂのメモリセルを選
択するために、外部から与えられる行アドレス信号ＡＯ
〜Ａ９を受け、信号ＲＡＳに応答してラッチするととも
に内部行アドレス信号ＲＡＯ〜ＲＡ９を発生するロウア
ドレスラッチ３と、アドレス入力端子２を介して与えら
れる外部からの列アドレス信号ＡＯ−Ａ９を受け、信号
ＣＡＳに応答してラッチし内部列アドレス信号ＣＡＯ〜
ＣＡ９を発生するコラムアドレスラッチ４と、ロウアド
レスラッチ３からの内部行アドレス信号ＲＡＯ〜ＲＡ７
を受け、２５６行のうちの１行を選択するロウデコーダ
５ａ、５ｂと、コラムアドレスラッチ４からの内部列ア
ドレス信号ＣＡＯ〜ＣＡ９およびロウアドレスラッチ３
からの最上位内部行アドレス信号ＲＡ９とを受け、２に
列から１列を選択するコラムデコーダ６ａ、６ｂが設け
られる。

ロウアドレスラッチ３からの内部行アドレス信号ＲＡＳ
はブロック選択アドレスとして用いられ、メモリセルア
レイブロックｌａ、ｌｂのうちのいずれか一方のブロッ
クのみをイネーブル状態とする。

外部からの行および列アドレス信号ＡＯ〜Ａ９により選
択されたメモリセルにデータの入出力を行なうために、
ロウデコーダ５ａ、５ｂにより選択された１行に接続さ
れるメモリセルの有する情報を検知し増幅するセンスア
ンプと、コラムデコーダ６ａ、６ｂからのコラムデコー
ド信号に応答して１ビツトのメモリセルを選択し、■１
０バッファ７へ接続するＩ１０ゲートが設けられる。第
３図においては、センスアンプとＩ１０ゲートは１つの
ブロック８ａ、８ｂで示される。

半導体記憶装置のデータ書込／読出および行選択、列選
択動作を規定するために、入力端子１１から与えられる
外部ロウアドレスストローブ信号ＲＡＳを受け行選択動
作に関連する内部制御信号を発生するＲＡＳ系クコクロ
ック発生器１２入力端子１３を介して外部から与えられ
るコラムアドレスストローブ信号ＣＡＳとＲＡＳ系クコ
クロック発生器１２の内部制御信号とに応答して列選択
に関連する内部制御信号を発生するＣＡＳ系クロック発
生器１４と、ＣＡＳ系クロック発生器１４からの内部制
御信号に応答してデータの書込および読出動作タイミン
グを与えるクロック信号を発生するＲ／Ｗクロック発生
器１５と、Ｒ／Ｗクロック発生器１５からのクロック信
号に応答し、外部から与えられるライトイネーブル信号
ＷＥに応じてＩ１０バッファ７の人力部および出力部の
いずれか一方を活性化するＲ／Ｗ制御回路１６が設けら
れる。

ここで第３図においては入力端子２にアドレス信号ＡＯ
〜へ９が印加されるが、この入力端子２は１０ビツトの
幅を有しているものとする。次に動作について簡単に説
明する。

まず外部からアドレス入力端子２を介して１０ビツトの
行アドレス信号ＡＯ〜Ａ９が印加される。

ロウアドレスラッチ３はアドレス入力端子３に印加され
た行アドレス信号を信号ＲＡＳの“Ｌ°レベルへの移行
に応答してラッチし、内部行アドレス信号ＲＡＯ〜ＲＡ
９を発生する。この１０ビツト内部行アドレス信号ＲＡ
Ｏ−ＲＡ９のうち８ビツトの内部行アドレス信号ＲＡＯ
〜ＲＡ７はロウデコーダ５ａ、５ｂへ印加される。１ビ
ツトの内部行アドレス信号ＲＡＳはブロック選択アドレ
スとして用いられる。したがって、行アドレス信号ＲＡ
Ｓによりメモリセルアレイブロック１ａ、１ｂのうちの
いずれか一方のみがイネーブル状態とされる。今、仮に
メモリセルアレイブロック１ａが内部行アドレス信号Ｒ
ＡＳにより選択されたとする。この場合、ロウデコーダ
５ａは活性化され、内部行アドレスＲＡＯ〜ＲＡ７をデ
コードし、メモリセルアレイブロック１ａの２５６行の
うちの１行を選択し、この１行を規定するワード線の電
位を“Ｈ”レベルに立上げる。この後ブロック８ａに含
まれるセンスアンプが活性化され、この選択されたワー
ド線に接続されるメモリセルの情報が検知され増幅され
る。

次にアドレス入力端子２を介して列アドレス信号ＡＯ〜
Ａ９がコラムアドレスラッチ４へ与えられる。コラムア
ドレスラッチ４はコラムアドレスストローブ信号ＣＡＳ
に応答して与えられた１０ビツトのアドレス信号を列ア
ドレス信号として取込み、内部列アドレス信号ＣＡＯ〜
ＣＡ９を発生する。コラムデコーダ６ａはこの１０ビツ
トの内部列アドレス信号ＣＡＯ〜ＣＡ９と１ビツトの最
上位行アドレス信号ＲＡ９とをデコードし２に列のうち
の１列を選択する。この選択された列に接続されるメモ
リセルはブロック８ａに含まれる■１０ゲートを介して
Ｉ１０バッファ７へ接続される。これによりライトイネ
ーブル信号ＷＥの状態により選択されたメモリセルへの
データの書込または読出が行なわれる。

ここでロウアドレスラッチ３およびコラムアドレスラッ
チ４には共に同時に外部からのアドレス信号ＡＯ〜Ａ９
が入力端子２を介して印加されるが、このロウアドレス
ラッチ３およびコラムアドレスラッチ４はそれぞれ制御
信号の″Ｌ°レベルへの降下エツジをトリガ信号として
与えられた信号を取込み、行アドレスと列アドレスの分
離を行なっている。

上述のような１つの行アドレス（１組の行アドレス信号
ＡＯ〜Ａ９）により選択される１行に接続されるメモリ
セルが形成するデータフィールドは“ページ°と呼ばれ
ている。この行アドレスを変化することなく信号ＲＡＳ
を“Ｌルベルに保持したまま、信号σｘ１をトグルし、
このトグルごとに外部からのコラムアドレスを取込み、
このページのうちのデータを選択する動作は“ベージモ
ード１と呼ばれている。このページモード動作は、通常
の１ビット動作モード時のように行アドレスと列アドレ
スとの両方を印加する必要はなく、行アドレスを印加し
た後はコラムアドレスを変化させるだけでコラムアドレ
スストローブ信号ＣＡ「のトグルによりメモリセルヘア
クセスすることができるため、通常モードよりもより高
速でメモリセルへアクセスすることができる。このよう
な高速のシリアルアクセスモードであるページモードお
よびピン端子数を低減するためのアドレスマルチプレク
ス方式は現在においても標準的な技術としてＤＲＡＭに
採用されている。また、このような高速シリアルアクセ
スモードを上り高速化するためにロウアドレスによる行
選択およびコラムアドレスによる列選択動作をより高速
化するための各種改良が提案されている。このような高
速シリアルアクセスモードとしては他に、１度に４ビツ
トのメモリセルを選択し、この４ビツトのメモリセルを
順次信号ＣＡＳをトグルすることによりアクセスするニ
ブルモードや、たとえば２に段のシフトレジスタを備え
、このシフトレジスタと選択されたページとの間でデー
タの授受を行ない、外部とのデータの入出力はシフトレ
ジスタを介して行なうビデオＲＡＭなどにおいて採用さ
れている方式がある。

一方、半導体記憶装置の容量を増加させるためにその高
集結化が進んだとしても、ビット線（列選択線）の信号
電位を検知し増幅するためのセンスアンプのセンス能力
には限界がある。センスアンプはビット線容量とメモリ
セル容量との比が成る値以上になるとビット線上のデー
タを正確に検出することができなくなる。このセンスア
ンプのセンスマージンについて第４図を参照して説明す
る。

第４図はメモリセルアレイブロックの１列の構成を概略
的に示す図である。第４図において、ビット線は折返し
ビット線を構成し、ビット線ＢＬと相補ビット線ＢＬと
が対をなして互いに平行に配設される。ビット線ＢＬ、
ＢＬと交差するように２５６本のワード線ＷＬＩ〜ＷＬ
　２５６と、２本のダミーワード線ＤＷＬＩ、ＤＷＬ２
が設けられる。

１本のワード線と１対のビット線との交点のいずれか一
方にメモリセルＭＣが設けられる。すなわち、ビット線
ＢＬはワード線ＷＬＩ、ＷＬ３（図示せず）、・・・Ｗ
Ｌ２５５との交点にメモリセルＭＣを有し、相補ビット
線ＢＬはワード線ＷＬ２、・・・ＷＬ２５６との交点に
メモリセルＭＣを有する。ダミーワード線ＤＷＬ１とビ
ット線ＢＬとの交点にダミーセルＤＭが設けられる。ダ
ミーワ−ド線ＤＷＬ２と相補ビット線ＢＬとの交点にダ
ミーセルＤＭが設けられる。このダミーセルＤＭはＶｃ
ｃ／２（メモリセルが記憶する“Ｈ″レベル情報をＶｃ
ｃレベルとする）の情報を記憶し、メモリセルデータの
センス動作時における基準電位を与える。

メモリセルＭＣは情報を電荷の形態で記憶するメモリキ
ャパシタＣと、ワード線電位に応答してオン状態となり
、メモリキャパシタＣを対応のビット線へ接続するトラ
ンスファゲートトランジスタＴとから構成される。

ビット線ＢＬ、ＢＬ上の電位を半導体記憶装置のスタン
バイ時に所定の電位Ｖ［１にチャージしイコライズする
ためのイコライズ−プリチャージ回路ＰＥが設けられる
。

ビット線ＢＬ、ＢＬ上の信号電位差を検出し増幅するた
めに、センスアンプ活性化信号φ０に応答して活性化さ
れ、ビット線ＢＬ、ＢＬ上の信号電位を差動的に増幅す
るセンスアンプＳＡが設けられる。

メモリセルヘアクセスするために、コラムデコード６か
ら゛のコラムデコード信号に応答してビット線ＢＬ、Ｂ
Ｌをそれぞれデータ入出力バス■１０、ｉｌｏへ接続す
るＩ１０ゲートトランジスタＴＲＩ、′ｒＲ１’が設け
られる。次に第４図を参照して簡単にメモリセルデータ
の読出動作について説明する。

今、ワード線ＷＬＩが選択されたとする。ワード線ＷＬ
１が選択されると、メモリセルＭＣのトランスファゲー
トトランジスタＴが導通状態となり、ビット線ＢＬ上に
このメモリセルＭＣが有する情報に対応する信号電位が
現われる。一方、このときダミーワード線ＤＷＬ２が選
択され、このダミーセルＤＭの有する情報が相補ビット
線ＢＬ上に伝達される。このビット線ＢＬ、ＢＬ上に信
号電位が現オ〕れた後、センスアンプＳＡがセンスアン
プ活性化信号φＯに応答して活性化され、この信号電位
差をさらに増幅する。このセンスアンプＳＡによりビッ
トＭＢＬ、ＢＬ上の信号電位が確定すると、コラムデコ
ーダ６からのコラムデコード信号によりＩ１０ゲートト
ランジスタＴＲ１゜ＴＲ１’　がオン状態となり、ビッ
ト線ＢＬ、ＢＬがデータ入出力バスＩ１０．Ｉ１０へ接
続される。

これにより、データの書込または読出が行なわれる。

今、このセンスアンプＳＡが検出する際のビット線ＢＬ
、ＢＬの信号電位差について考えてみる。

メモリセルＭＣがｍ七″レベルの信号電位Ｖ、ｌに対応
する電荷をそのメモリキャパシタに蓄積し、一方、ダミ
ーセルＤＭが基準電位■、（通常■。

／２）を蓄積しているとする。また、ビット線ＢＬ、Ｂ
ＬがそれぞれＨする容量をＣＢ、メモリキャパシタの容
量値をＣｓとすると、ワード線選択時におけるビット線
ＢＬ、ＢＬ間の電位差は、（ＶＢ　ａＣＢ　＋Ｃｓ　Ｖ
ｎ　）　／　（Ｃａ　＋Ｃ５）（Ｖｅ　”　Ｃａ　＋Ｃ
ｓｖ、）／　（Ｃ［１＋Ｃ３）＝Ｃｓ　（ＶＨＶｅ　）
　／　（ＣＢ　十Ｃｓ）＝　（Ｖｎ　　Ｖｅ　）　／　
（１＋Ｃａ　／　Ｃｓ）〜（ＶＩＩＶｉ　）　／　（Ｃ
ａ　／　Ｃｓ　）で与えられる。上式から見られるよう
に、センスアンプＳＡをできるだけ早い時間に動作させ
、かつそのセンス動作を確実に行なわせるためには、Ｃ
Ｂ／Ｃｓをできるだけ小さくすればよい。しかしながら
、ビット線に数多くのメモリセルを接続した場合、この
メモリセルに付随する寄生容量およびと・ント線長が長
くなるなどの要因により、そのビット線容量Ｃａは大き
くなり、一方、微細化をすればするほどメモリキャパシ
タの容量Ｃ５ば小さくなる。このため、この比Ｃａ／Ｃ
ｓは大きくなってしまう。通常のＤＲＡＭにおいては、
この比Ｃａ／Ｃｓは１０〜１５程度の値であり、この値
より大きくした場合、ビット線間に現われる信号電位差
が小さくなり、確実にセンス動作を行なうことができな
くなるため、この値よりは大きくすることはできない。

通常、大容ｆｆｉＤＲＡＭにおいてはメモリキャパシタ
の容量値は約４０ｆＦ〜５０ｆＦであるため、ビット線
容ｆｌ　Ｃａは４００〜７５０　ｆ　Ｆ以上に大きくす
ることはできない。

４ＭＤＲＡＭ、１６ＭＤＲＡＭにおいてはビット線容量
ｅ、、は３５０〜４００ｆＦ程度にされている。

一方、ビット線にメモリセルを１２８個接続した場合、
ビット線容ＥＩ　Ｃａは５００ｆＦ程度になる。したが
って、１本のビット線に接続されるメモリセルの最大数
は１２８個程度となり、１列すなわちビット線ＢＬと相
補ビット線ＢＬに接続されるメモリセルの数は最大２５
６個となる。

上述のような制限から、たとえば１６ＭビットＤＲＡＭ
の場合にはワード線の本数は２５６本となり、センスア
ンプの数は６４に個（６４に列）となる。また、上述の
従来のアドレスマルチプレクス方式でアドレス信号を印
加する場合行および列のアドレスのビット数は各々１２
ビツトとなる。

１２ビツトの列アドレスでアクセスすることのできるデ
ータフィールドは２＋２すなわち４にビットであり、残
りの６０にビットはアクセスすることはできない。すな
わち１ページが４にビットとなる。

一方、２５６本のワード線をアクセスするには８ビツト
のアドレス信号で可能であるから、１２ビツトの行、ア
ドレス信号のうち８ビツトの行アドレス信号をワード線
指定用に用い、残りの４ビツトでデータフィールドの指
定をしなければならない。

このため、１６ＭビットＤＲＡＭにおいては、第５図に
示すように１６Ｍビットのメモリアレイを１６個の１Ｍ
ビットブロック（２５６行Ｘ４に列）に分割し、行アド
レス信号の残りの４ビツトでこの１６個のブロックのう
ちの１つを指定する構成がとられている。すなわち、第
５図に示すように８ビツトの内部行アドレス信号ＲＡＯ
〜ＲＡ７により各ブロックにおける２５６本のワード線
のうちの１本を選択し、残りの４ビツトの行アドレス信
号ＲＡ８〜ＲＡＩＩによりこのうちの１６個のブロック
のうちの１つのみを選択し、イネーブル状態としている
。このとき残りの１５個のブロックはディスエーブル状
態とさもる。この選択された１Ｍビットのメモリセルア
レイブロックに対し１２ビツトの列アドレスにより選択
されたページのデータフィールドに対しアクセスが行な
われる。

［発明が解決しようとする課８］ 上述のように従来の１６ＭビットＤＲＡＭの場合、メモ
リアレイが１６個のブロックに分割されており、１回の
行アドレス供給によりこの１６個のブロックのうちの１
つのメモリセルブロックのみが選択されアクセス可能と
される。したがって、１６個のメモリセルブロックすべ
てに対しアクセスする場合には、１６回行アドレスを供
給する必要があり、全体的なアクセス時間が長くなると
いう欠点が生じる。すなわち、たとえば１６ＭビットＤ
ＲＡＭを画像データを記憶するビデオメモリとして用い
た場合、この画像データのビット幅、１水平走査線上の
画素数などによって１フイールドで１６Ｍビット必要と
される場合が生じることもある。このようなビデオメモ
リでは、画像データの書込および読出はたとえば４ｆｃ
または８ｆｃ　　（ｆｃ　：色副搬送波周波数）の高速
で行なう必要がある。しかしながら従来の１６Ｍビット
ＤＲＡＭにおいては全ブロックに対しアクセスするため
には、たとえ高速アクセスモードであるページモードを
用いたとしても行アドレスを１６回供給する必要があり
、高速でデータの書込および読出を行なうことができな
くなる。すなわち、ビデオメモリにおいては、１水平走
査線をメモリセルアレイの１行に対応させることか行な
われているが、この１水平走査期間のデータの書込およ
び読出を高速で行なうことができなくなるという問題が
発生する。

また、上述の従来の１６ＭビットＤＲＡＭにおいては、
１ページのデータサイズが４にビットであり、ＤＲＡＭ
の用途によってはこのページのデータサイズでは支障を
きたす場合が生じることもある。

また、ＤＲＡＭは定期的なリフレッシュ動作を必要とす
る。１６ＭビットＤＲＡＭのメモリセルをすべてリフレ
ッシュするには、２１２回（行アドレス１２ビツト）の
リフレッシュサイクルが必要とされ、メモリセルのリフ
レッシュに要する時間が長くなる。このリフレッシュ動
作では、リフレッシュアドレスに従って１回のリフレッ
シュサイクルで１行のメモリセルのリフレッシュが行な
われるが、同一のリフレッシュアドレスによりすべての
ブロックにおいて１行のメモリセルのリフレッシュを行
なうためには１６回のリフレッシュ動作が必要とされる
。このリフレッシュ動作中は外部からのアクセスが禁止
されるため、ＣＰＵ（中央処理装置）等の外部装置はそ
の間待機状態となり、メモリへのアクセス効率が低下す
るという問題が生じる。

この発明の目的は、上述の従来の大宮ｆｆｉＤＲＡＭの
有する欠点を除去し、アクセス時間をより低減するとと
もに、アクセス効率をより改善した大宮ｆｉＤＲＡＭを
提供することである。

この発明の他の目的は、拡張されたページのデータサイ
ズを有し、より高速でアクセスすることのできる大宮ｆ
ｉＤＲＡＭを提供することである。

この発明のさらに他の目的は、リフレッシュ動作時にも
外部からアクセスすることのできる改善されたアクセス
効率を有する擬似、スタティックＲＡＭ（ＰＳＲＭ）を
提供することである。

この発明のさらに他の目的は、外部ピン端子を増設する
ことなく、ＤＲＡＭの各種動作モードを指定することの
できる構成を備えた大容量ＤＲＡＭを提供することであ
る。

［課題を解決するための手段］ この発明にかかる大容量ダイナミック型半導体記憶装置
は、複数のブロックに分割されたメモリセルアレイと、
外部から与えられる行アドレスに応答して上記複数のメ
モリセルアレイブロックの各々から１本のワード線を選
択する手段と、外部から与えられる列アドレスに応答し
て上記メモリセルアレイから少なくとも、１列を構成す
るビット線を選択する手段とを有し、上記行アドレスを
構成するビット数を上記列アドレスを構成するビット数
よりも少なくしたものである。

この発明の別の観点に従う大容量ダイナミック型半導体
記憶装置は、共通のアドレス入力端子を介して時分割態
様で与えられる行アドレスと列アドレスに対し行アドレ
スを構成するビット数を列アドレスを構成するビット数
よりも少なくしたものである。

さらに、この発明に従う大容量ダイナミック型半導体記
憶装置は上記複数のメモリセルアレイブロックの隣接ブ
ロック間に設けられ、前段のブロックにおけるワード線
が選択された後、所定の遅延時間を経た後、後段の選択
されたワード線を活性化する手段を備える。

この発明に従うさらに他の大容量ダイナミック型半導体
記憶装置は、メモリセルアレイの各列に各列上の信号電
位をラッチするラッチ手段と、対応のメモリセルブロッ
クにおけるセンスアンプの動作完了時にこのラッチ手段
と各列とを電気的に分離する手段と、コラム列選択手段
からの列選択信号に応答してこのラッチ手段をデータ人
出力バスへ接続する手段とを備える。

さらにこの発明に従う大容量ダイナミック型半導体記憶
装置は、行アドレスと列アドレスとが時分割多重態様で
共通のアドレス入力端子を介して印加され、この行アド
レスの印加タイミングと同一タイミングで残りのアドレ
ス入力端子に印加される動作モード指定信号を受ける手
段と、この動作モード指定信号により所定の動作モード
でＤＲＡＭを動作させる手段を備える。

［作用］ 上述の構成において、行アドレスを構成するビット数が
列アドレスを構成するビット数よりも少なくされている
。すなわちとえば、１６ＭビットのＤＲＡＭの場合、ア
ドレスは２４ビツト必要とするが、この２４ビツトのア
ドレス信号のうち８ビツトを行アドレスとし、残りの１
６ビツトを列アドレスとして用いる。これにより、８ビ
ツトの行アドレスにより２５６行のうちの１行が選択で
き、１６ビツトの列アドレスにより６４にビットのデー
タフィールドをアクセスすることができる。

これにより１ページのデータサイズは６４にビットと拡
張することができ、より高速にメモリセルへのデータの
書込および読出を行なうことができる。

また、１行に６４に列のメモリセルが接続されこの６４
に列に対応してセンスアンプが接続される。したがって
、６４にビットのセンスアンプを同時に動作させた場合
、センス動作時に流れるピーク電流が増大し、基板電位
の変動などが生じるとともに、消費電流が増大する。し
かしながら、隣接するメモリセルアレイブロック間に設
けられたワード線電位伝達手段により各メモリセルアレ
イブロックにおけるワード線選択すなわち活性化のタイ
ミングが各ブロックにおいて異なっており、かつ応じて
各ブロックにおけるセンスアンプも異なるタイミングで
活性化されているため、センス動作時におけるピーク電
流を分散して低減することができる。

各センスアンプとデータ人出力バスとの間に設けられる
ラッチ手段は６４に個設けられており、センス動作の完
了後は各列とは電気的には分離されるため、各メモリセ
ルアレイブロックにおいてリフレッシュ動作を行なうと
同時に外部から列アドレスにより各ラッチ手段へアクセ
スすることができ、ＰＳＲＡＭを実現することができる
。

また１ページのデータサイズが拡張され、ＲＡＳアクセ
ス時間すなわち、ロウアドレス印加からメモリセルへの
アクセスまでに要する時間は従来のＤＲＡＭよりもいく
ぶん長くなることが考えられるものの、このページデー
タサイズが増大するため、ＣＡＳアクセス期間（コラム
アドレスが与えられてからメモリセルへアクセスするま
でに要する時間）が短縮され、全体としてアクセスタイ
ムの減少を実現することができる。

さらに、行アドレスの印加と同時に並行して、残りのア
ドレス入力端子に動作モード指定信号を印加する構成と
しているため、外部入力端子を増設することなく、ＤＲ
ＡＭの各種所要の機能を実現することができる。

この発明の目的および他の目的と特徴は以下に添付の図
面を参照して行なう発明の実施例の詳細な説明からより
一層明らかとなろう。

［発明の実施例］ 第１図はこの発明の一実施例である大容量ダイナミック
型半導体記憶装置の全体の概略構成を示すブロック図で
あり、記憶容量が１６ＭビットのＤＲＡＭの構成が一例
として示される。

第１図を参照してメモリセルアレイＭは２つのブロック
Ｍａ、Ｍｂに分割される。各メモリセルアレイブロック
Ｍａ、Ｍｂはそれぞれ８個のブロックＭ１〜Ｍ８および
Ｍ９〜Ｍ１６に分割される。

すなわち、１６Ｍビットのメモリセルが全体として１６
個のブロックに分割される。メモリセルアレイブロック
Ｍｌ−Ｍ１６の各々は、２５６行４Ｋ（２＋２）列に配
列されたメモリセルを有する。

各メモリセルアレイブロックにおける各列が折返しビッ
ト線構成の場合、１列に対応してビット線と相補ビット
線とが対をなして配設される。メモリセルアレイブロッ
クＭａ、Ｍｂの各々には各メモリセルアレイブロックＭ
１〜Ｍ１６がら１行を選択するためにロウデコーダ５０
ａ、５０ｂが設けられる。ロウデコーダ５０ａはロウア
ドレスラッチ３０からの８ビツトの内部行アドレス信号
ＲＡＯ〜ＲＡ７に応答してメモリセルアレイブロックＭ
１〜Ｍ８の各々から１本のワード線を選択する。ロウデ
コーダ５０ｂはロウアドレスラッチ３０からの８ビツト
の内部行アドレスに応答してメモリセルアレイブロック
Ｍ９〜Ｍ１６の各々から１行すなわち１本のワード線を
選択する。後に明確に示すが、メモリセルアレイブロッ
クＭａにおいては、メモリセルアレイブロックＭ１〜Ｍ
８にワード線が共通に配設される。メモリセルアレイブ
ロックＭｂにおいても同様に１本のワード線がメモリセ
ルアレイブロックＭ９〜Ｍ１６にわたって延在している
。したがってロウデコーダ５０ａ。

５０ｂは２５６個の出力を有し、このロウデコーダ５０
ａ、５０ｂ出力によりメモリセルアレイブロックＭ１〜
Ｍ１６の各々において１本のワード線が選択される。

メモリセルアレイブロックＭ１〜Ｍ１６の各々には、選
択されたメモリセル情報を検知し増幅するセンスアンプ
およびこのセンスアンプにより検知増幅されたデータを
ラッチするためのラッチ手段、コラムアドレスラッチか
らの内部列アドレス信号に応答して対応の列を選択する
コラムデコーダ、コラムデコーダ出力に選択された列を
データ人出力バスへ接続するＩ１０ゲート等を含むブロ
ック８１〜Ｂ１６が設けられる。このブロック８１〜Ｂ
１６の具体的構成の一例については後に説明する。

さらに、メモリセルアレイブロックＭ１〜Ｍ１６の各々
には、動作時にメモリセルアレイブロックの誤りの検出
・訂正を行なうための誤り検出・訂正（Ｆ　ＣＣ）回路
ブロックＥ１〜Ｅ１６が設けられる。

さらにセンス動作時のピーク電流を低減するために、メ
モリセルアレイブロックの隣接ブロック間には、選択さ
れたワード線電位を所定の遅延時間遅延させて後段のメ
モリセルアレイブロックへ伝達するためのリピータＲ１
〜Ｒ１４が設けられる。

メモリセルアレイブロックＭａ、Ｍｂの行を選択するた
めに、アドレス入力端子２０を介して与えられる行アド
レス信号ＡＯ−Ａ７を受け、８ビツトの内部行アドレス
信号ＲＡＯ〜ＲＡ７を発生するロウアドレスラッチ３０
が設けられる。ロウアドレスラッチ３０は入力端子１１
を介して与えられる外部ロウアドレスストローブ信号Ｒ
ＡＳによりその動作タイミングが規定される。

メモリセルアレイブロックＭａ、Ｍｂから列を選択する
ために、アドレス入力端子２０を介して与えられる列ア
ドレス信号ＡＯ〜Ａ１５を受けて信号ＣＡＳに応答して
１６ビツトの内部列アドレス信号ＣＡＯ−ＣＡ１６を発
生するコラムアドレスラッチ４０が設けられる。コラム
アドレスストローブ信号ＣＡＳは入力端子３を介して与
えられる。コラムアドレスラッチ４０からの１６ビツト
の列アドレス信号のうち１４ビツトの内部列アドレス信
号はブロック８１〜Ｂ１６に含まれるコラムデコーダへ
印加され、残りの２ビツトの列アドレス信号ＣＡＯ，Ｃ
ＡＩは入出力データピット幅を規定するセレクタ６２へ
印加される。

アドレス入力端子２０は１６個の入力ビンをＨし、この
１６個の入力ビンを介して列アドレスを受けるとともに
８ビツトの行アドレスを受ける。

行アドレス印加時において未使用となる残りの８ビツト
のアドレス入力ビンにはＤＲＡＭの内部動作を規定する
制御信号が与えられ、制御信号ラッチ７０へ与えられる
。制御信号ラッチ７０は入力端子１１からのロウアドレ
スストローブ信号ＲＡ丁に応答して与えられた信号をラ
ッチし、対応の動作モード指定信号をモードコントロー
ル回路６０へ印加する。上述の構成において動作モード
指定信号とおよび行アドレス信号とは同時にアドレス入
力端子２０へ印加され、続いて時分割態様で列アドレス
信号ＡＯ−Ａ１５がアドレス入力端子２０へ印加される
。

ＤＲＡＭのリフレッシュ動作を行なうために、モードコ
ントロール回路６０からのリフレッシュ指示信号に応答
して起動されてリフレッシュアドレスを発生してロウア
ドレスラッチ３０へ印加するとともに、誤り検出・訂正
ブロックＥ１〜Ｅ１６の各々へ起動信号Ｈ／Ｖを印加す
るリフレッシュカウンタ６１が設けられる。ＦＣＣＣＣ
ブロック−Ｅ１６の各々は、リフレッシュカウンタ６１
からの制御信号Ｈ／Ｖに応答して誤り検出・訂正動作を
行なう。

モードコントロール回路６０は制御信号ラッチ７０から
の動作モード指定信号に応答して、対応の内部動作指定
信号を発生するとともに、入力端子１１．１３を介して
印加される信号ＲＡＳ／ＣＡＳに応答してリフレッシュ
動作の有無を検出する。

さらに、上述の構成において、アドレス入力端子２０を
介して印加される動作モード指定信号がデータ人出力幅
を指定する信号である場合、モードコントロール６０は
人出力データピット幅を規定する信号をセレクタ６２お
よびＩ１０バッファ６３へ印加する。第１図に示す構成
においては、モードコントロール回路６０からの制御信
号により入出力データのビット幅が１ビツトの場合と４
ビツトの場合とに選択的に切換えられる構成が示される
。セレクタ６２はコラムアドレスラッチ４０からの２ビ
ツトの内部列アドレス信号に応答して、入出力データピ
ット幅が１ビツトの場合、同時に読出された４ビツトの
データのうちの１ビツトを選択しＩ／バッファ６３へ印
加する。同様にセレクタ６２は入出力データピット幅が
４ビツトの場合には、同時に読出された４ビツトのデー
タをそのままＩ１０バッファ６３へ伝達する。この第１
図に示す構成においては、メモリセルアレイブロックＭ
１〜Ｍ１６がさらに大きく４個のサブブロックに分割さ
れ、各サブブロックから１ビツトのメモリセルが１４ビ
ツトの内部列アドレス信号に応答して選択される構成が
一例として示される。

さらにこのＤＲＡＭの内部動作タイミングおよびデータ
入出力書込／読出動作を規定するために、入力端子１１
を介して与えられるロウアドレスストローブ信号ＲＡＳ
に応答して行選択に必要な内部制御信号を発生するＲＡ
Ｓ系クロりク発生器１２と、入力端子１３を介して印加
されるコラムアドレスストローブ信号ＣＡＳとＲＡＳ系
クロりク発生器１２からの内部制御信号とに応答して列
選択系に必要とされる内部制御信号を発生するＣＡＳ系
クロツタ発生器１４と、ＣＡＳ系クロック発生５ｉ１４
からの内部制御信号に応答してデータの入出力動作タイ
ミングを与える信号を発生するＲ／Ｗクロック発生器１
５と、Ｒ／Ｗクロック発生器１５とライトイネーブル信
号ＷＥとに応答してＩ１０バッファ６３をデータ人出力
経路を書込または読出状態に設定するＲ／Ｗ１．ｌＩ御
器１６が設けられる。

第６図は第１図に示すメモリセルアレイブロックＭａ、
Ｍｂの要部の構成を概略的に示す図であり、各メモリセ
ルアレイブロックＭ１〜Ｍ１６におけるワード線の活性
化の態様を示す図である。

リピータＲ１〜Ｒ１４の各々は、駆動信号φ１（ｉ−１
〜１５）に応答して活性化され、前段のメモリセルアレ
イブロックＭｉｌ：３まれる選択ワード線電位を後段の
メモリセルアレイブロックＭｉ＋１内の選択ワード線上
へ伝達する。

ロウデコーダ５０ａ、５０ｂはそれぞれ活性化信号φ０
．φ８に応答して活性化され、与えられた８ビツトの内
部行アドレス信号ＲＡＯ〜ＲＡ７をデコードし対応のワ
ード線を選択する。この駆動信号φＯ〜φ１５は外部か
ら与えられるロウアドレスストローブ信号ＲＡＳをそれ
ぞれ所定時間遅延させて発生される。したがって、メモ
リセルアレイブロックＭ１〜Ｍ１６の各々においては、
選択ワード線電位の立上がるタイミングはすべて異なっ
ており、選択ワード線電位がメモリセルアレイブロック
Ｍ１からブロックＭ１６へ向かって順次伝達される。

ブロック８１〜Ｂ１６の各々に含まれるセンスアンプは
センスアンプ活性化信号φＳＯ〜φＳ１５に応答して活
性化される。センスアンプ活性化信号φｓＯ〜φｓ１５
はそれぞれ対応のブロックのワード線の電位が立上がっ
た後に活性化される。

すなわち、センスアンプ活性化信号φＳＯ〜φＳ１５の
各々は駆動信号φ０〜φ１５の各々を所定時間遅延して
発生される。したがって、各メモリセルアレイブロック
Ｍ１〜Ｍ１６におけるセンスアンプの活性化タイミング
は異なる。これにより、１行のワード線が選択されたと
き、６４にビットのメモリセルのデータを検知し増幅す
るためのセンスアンプの活性化タイミングが異なってい
るため、センスアンプの活性化時に流れるピーク電流を
分散させることができ、基板７ｄ位の変動等を低減する
ことができる。

ロウデコーダ５０ａ、５０ｂ出力により、各メモリセル
アレイブロックＭ１〜Ｍ１６における選択ワード線電位
が立上がった後に、内部列アドレス信号ＣＡＯ〜ＣＡｌ
０に従がってブロック８１〜Ｂ１６に含まれるコラムデ
コーダにより６４にビットのデータフィールドのうちの
１ビツトのメモリセルがＩ１０バスに接続される（人出
力データが１ビツト幅の場合）。

第７図にリピータの具体的構成の一例を示す。

前述のごとく、各メモリセルアレイブロックは同一の行
数を有している。リピータＲｎ（ｎ−１〜１４）は、前
段のメモリセルアレイブロックのワード線の各々と、後
段のメモリセルアレイブロックの各々との間に設けられ
るＮＡＮＤゲート９０と、ＮＡＮＤゲート出力を受ける
インバータ９１とを含む。ＮＡＮＤゲート９０は、対応
の前段のメモリセルアレイブロックのワード線電位をそ
の一方入力に受け、その他方入力に駆動信号φｎを受け
る。インバータ９１はＮＡＮＤゲート９０出力を受け、
後段のメモリセルアレイブロック内へ伝達する。すなわ
ち、ワード線ＷＬＩに対してはＮＡＮＤゲート９０−１
とインバータ９１−１とが設けられる。ワード線ＷＬ２
に対してはＮＡＮＤゲート９０−２およびインバータ９
１−２が設けられる。ワード線ＷＬ３に対してはＮＡＮ
Ｄゲート９０−３およびインバータ９１−３が設けられ
る。各メモリセルアレイブロック内の列を規定するビッ
ト線（図においては折返しビット線構成が示されており
ビット線ＢＬ、ＢＬにより１列が規定される）には対応
の列上の信号電位を検知し増幅するためのセンスアンプ
ＳＡが設けられる。

したがって、１行ののワード線に対しては６４に列が接
続されるため、センスアンプＳＡも１６ＭビットＤＲＡ
Ｍの構成においては６４に個設けられる。センスアンプ
ＳＡはそれぞれ各ブロック内に対して異なったタイミン
グで発生されるセンスアンプ活性化信号φｓｎに応答し
て活性化される。

上述の構成において、メモリセルアレイブロックＭｎに
おいて選択ワード線（第７図においてワード線ＷＬＩが
選択されたとする）上の信号電位が立上がり、次にセン
スアンプＳＡがセンスアンプ活性化信号φｓｎに応じて
活性化されると、選択ワード線に接続されるメモリセル
の有するデータがビット線上で確定する。次に、駆動信
号φｎ＋１が“Ｈ゛レベル立上がると、選択ワード線の
信号電位のみがｍ　Ｈｓ　レベルにあるため、選択ワー
ド線ＷＬ１に接続されるＮＡＮＤゲート９〇−１出力の
みが“Ｌ０レベルとなる。したがって、この選択ワード
線ＷＬＩに対応するメモリセルアレイブロックＭｎ＋１
におけるワード線上の信号電位のみが“Ｈｏに立上がる
。この動作が各メモリセルアレイブロックにおいて繰返
される。この構成においては、センスアンプＳＡの活性
化はそれぞれ各メモリセルアレイブロック内におけるワ
ード線電位が確定した後行なわれており、メモリセルア
レイブロックＭｎとメモリセルアレイブロックＭ　ｎ　
＋　１におけるセンスアンプＳＡの活性化タイミングは
異なっている。これにより、前述のごとくセンスアンプ
ＳＡの活性化時に流れるピーク電流の分散を図ることが
でき、消費電流の低減、基板電流の変動などによる誤動
作を防止することができる。

第８図は第６図に示すこの発明の一実施例である１６Ｍ
ビットＤＲＡＭのアクセス動作時の動作タイミングを示
す信号波形図を示す。第８図を参照して、簡単にこの発
明の一実施例である１６ＭビットＤＲＡＭの動作につい
て説明する。外部から入力端子１１を介して与えられる
ロウアドレスストローブ信号ＲＡＳが“Ｌルーベルに立
下がると、この半導体記憶装置が活性化され、これに応
答してロウアドレスラッチ３０はアドレス入力端子２０
に与えられた８ビツトの行アドレスをラッチして、８ビ
ツトの内部行アドレスＲＡＯ〜ＲＡ７を発生し、ロウデ
コーダ５０ａ、５０ｂへ与える。ロウデコーダ５０ａは
ＲＡＳクロック発生器１２からの駆動信号φ０に応答し
て活性化され、与えられた内部行アドレス信号ＲＡＯ〜
ＲＡ７をデコードしメモリセルアレイブロックＭ１にお
ける選択ワード線の電位を“Ｈ″レベル立上げる。

メモリセルアレイブロックＭ１における選択ワード線上
の電位が立上がり、各列における信号電位（読出電位）
が確立した後、メモリセルアレイブロックＭｎｌにおけ
るセンスアンプＳＡがセンスアンプ活性化信号φｓＯに
応答して活性化され、その列上の信号電位を検知し増幅
しラッチする。

続いてリピータＲ１の機能により、メモリセルアレイブ
ロックＭ２における選択ワード線上の電位が立上がり、
上述と同様にして選択ワード線に接続される列上の信号
電位が確定する。この動作が順次メモリセルアレイブロ
ックＭ３〜Ｍ１６に対し繰返され、各メモリセルアレイ
ブロックＭ１〜Ｍ１６におけるセンスアンプの活性動作
およびセンス動作が完了した後、入力端子１３へ印加さ
れるコラムアドレスストローブ信号ＣＡＳが“Ｌ″″″
レベル下がる。これに応答して、コラムアドレスラッチ
４０はアドレス入力端子２０へ与えられた１６ビツトの
アドレス信号を取込み、１６ビツトの内部列アドレス信
号ＣＡＯ〜ＣＡ１５をクロックＢ１〜Ｂ１６に含まれる
コラムデコーダへ与える。コラムデコーダは与えられた
１６ビツトの列アドレス信号をデコードし、選択された
ワード線に接続される６４にビットのうちの１ビツトを
選択し、Ｉ１０バスに接続する（但し、この構成の場合
には、入出力データは１ビツトの場合）。

次にこのメモリセルへのアクセスが完了した後信号ＲＡ
Ｓを“Ｌ″レベル保持したまま、信号ＣＡＳを“Ｈ”へ
−回文上げた後再び“Ｌ“レベルへ立下げることにより
、アドレス入力端子２０へ与えられている１６ビツトの
アドレス信号がコラムアドレスラッチ４０へ取込まれ、
内部列アドレス信号が発生され、コラムデコーダへ与え
られる。

これに応じて、再び６４にビットのデータフィールドの
うちの１ビツトが選択され、Ｉ１０バスへ接続される。

１ページのデータサイズが６４にビットであり、この６
４にビットすべてを、単に信号ＣＡＳをトグルし、これ
に応じて列アドレスを外部から与えることにより、高速
でアクセスすることができる。したがってこのアクセス
動作においては、信号ＲＡＳおよび信号Ｃ，ＡＳ両者を
用いるのではなく、単に信号ＣＡＳと列アドレスとによ
って６４にビットのメモリセルヘアクセスすることがで
きるため、通常の６４にビットのＳＲＡＭと同様の動作
をさせることができ、この１６ＭビットＤＲＡＭを６４
にビットの擬似ＳＲＡＭとして用いることができる。

第９図にセンスアンプ活性化信号およびリピータを駆動
するための駆動信号を発生する回路構成の一例を示す。

第９図を参照して、リピータおよセンスアンプを駆動す
るための信号を発生する回路は、外部から与えられるロ
ウアドレスストローブ信号ＲＡＳを受けて内部制御信号
ＲＡＳを発生するＲＡＳバッファ１００と、ＲＡＳバッ
ファからの内部制御信号ＲＡＳそれぞれ予め定められた
時間遅延させて出力する遅延回路Ｄ１〜Ｄ８を備える。

遅延回路Ｄ１〜Ｄ８の各々は縦続接続される。第９図の
構成から明らかなように、センスアンプ活性化信号φｓ
ｉはそのブロックに対応するリピータを駆動する信号φ
ｉが“Ｈルベルに立上がった後所定時間経過した後に“
Ｈ″レベル立上がる。第１０図の、動作波形図に示すよ
うに、この構成により各ブロックにおいてリピータが駆
動されそのブロックにおける選択ワード線電位が立上が
った後、そのブロックに含まれるセンスアンプを活性化
することができ、このセンスアンプ活性化およびワード
線選択動作を各メモリセルアレイブロックにおいて順次
後段のメモリセルアレイブロックへ伝達することができ
る。

第１１図および第１２図にこの発明の一実施例である１
６ＭビットＤＲＡＭのノーマルモード時とベージモード
時の動作波形図をより具体的に示す。第１１図のノーマ
ルモードのデータ読出動作時の動作波形図に示されてい
るように、第９図に示す遅延回路Ｄ１〜Ｄ８の各々は遅
延時間約５０ｎｓ有しており、外部からのロウアドレス
ストローブ信ｑＲＡｓが′Ｌ”レベルに立下がり外部か
らの行アドレスが装置内部に取込まれ内部行アドレスが
発生され、各メモリセルアレイブロックＭ１〜Ｍ１６に
おけるワード線の活性化およびセンスアンプの活性化が
完了するまでに約８５０ｎ　ｓないし９００ｎ　ｓ要す
る。この後コラムアドレスストローブ信号ＣＡＳが“Ｌ
”レベルに立下がりアドレス入力端子２０に印加される
１６ビツトの列アドレスが取込まれ、内部列アドレス信
号ＣＡＯ〜ＣＡ１５が発生され、これにより選択された
ワード線の接続される６４にビットのうちの１ビツトの
メモリセルデータが出力される。このデータの書込／読
出動作の指示は、ライトイネーブルｉ号ＷＥを“Ｈ“レ
ベルに立上げることにより第１図に示すＲ／Ｗ制御回路
１６の制御のもとに行なわれる。

高速シリアルアクセスモードのページモード時において
は、第１２図に読出時の動作波形図を詳細に示すように
、最初の１ビツトのデータが読出されるまでは第１１図
に示すノーマルモードと同様であるが、２回目のアクセ
スはコラムアドレスストローブ信号ＣＡＳをトグルして
外部からの列アドレスを取込むことにより行なわれる。

このため、ノーマルモード時のように１ビットずつ行ア
ドレスと列アドレスを取込む必要がなく高速にデータの
読出を行なうことができる。

なお、上述の構成においては、メモリセルアレイブロッ
クＭ】からメモリセルアレイブロックＭ１６へ向かって
順次ワード線の活性化およびセンスアンプの活性化が行
なわれている。しかしながら、この構成に代えて、メモ
リセルアレイブロックＭａ、Ｍｂを同時に並行してアク
セスするように構成してもよい。すなわち、メモリセル
アレイブロックＭａのうちの１つのメモリセルアレイブ
ロックとメモリセルアレイブロックＭｂにおける１つの
メモリセルアレイブロックとが同時にアクセスされるよ
うに構成してもよい。この場合、メモリセルアレイブロ
ックを１つずつ活性化する構成と比較して、すべてのメ
モリセルアレイブロックを活性化する時間が約半分です
むことになり、より高速でアクセスすることができる。

さらに、上述の構成に代えて、このメモリセルアレイブ
ロックを活性化する順序はブロックＭ１６からブロック
Ｍ１へと逆の順序であってもよい。

すなわち、各メモリセルアレイブロックにおいてセンス
アンプおよび選択ワード線の活性化のタイミングが異な
っており、センスアンプの活性化時に流れるピーク電流
を低減する構成であれば上記実施例と同様の効果を得る
ことができる。

さらに、上述のようなこの発明による１６ＭビットＤＲ
ＡＭにおいてはワード線の本数は２５６本であり、８ビ
ツトの行アドレスですべてのワード線を選択することが
できる。したがって、１６Ｍビットのメモリセルをすべ
てリフレッシュするために、従来のＤＲＡＭにおいて２
′２　（２５６×１６）回必要とされたリフレッシュサ
イクルを２５６回に低減することができ、リフレッシュ
に要する時間を低減することができ、メモリアクセス効
率およびこのＤＲＡＭを用いたシステムのタイミング設
計の容易性を改善することができる。

さらに、この発明により１６ＭビットＤＲＡＭにおいで
は、１ページのデータサイズが６４にビットであり、外
部からのメモリアクセスと並行して内部でリフレッシュ
動作を行なういわゆるヒドンリフレッシュを行なうこと
ができ、この１６ＭビットＤＲＡＭを６４にビットＰＳ
ＲＡＭとして使用するが可能となる。

次に、このヒドンフレッシュを容易に行なうための構成
について第１３図を参照して説明する。

第１３図はこの発明による太古ｉＤＲＡＭのリフレッシ
ュ動作を簡単に行なうための構成の要部を示す図である
。第１３図においては、２対のビット線すなわち２列と
、２行のワード線とそれに関連するセンスアンプおよび
主要機能部の構成が示される。第１３図を参照して、各
列、すなわちビットＭＢＬ、ＢＬ上のデータをラッチす
るためのたとえばＳＲＡＭセルを用いて構成されるラッ
チ回路りが設けられる。ラッチ回路りとビット線ＢＬ、
ＢＬの間には転送信号φ【ｎに応答してオンまたはオフ
状態となる転送ゲートトランジスタＱが設けられる。ラ
ッチ回路りとデータ入出力バスＩ１０．Ｉ１０との間に
は、コラムデコーダ６からの出力に応答して選択的にラ
ッチ回路りをデータ入出力バスＩ１０．Ｉ１０へ伝達す
るＩ１０ゲートＴＲ，ＴＲ’が設けられる。

第１４図は第１３図に示す転送ゲートおよびセンスアン
プ活性化の動作タイミングを示す信号波形図である。第
１４図に示すように、転送制御信号φＴｎは、対応のメ
モリセルアレイブロック内のセンスアンプ活性化信号φ
ｓｎが“Ｈルーベルに立上がりセンスアンプが活性化さ
れた後、“Ｈ″レベル立上がる。これにより、オン状態
の転送ゲートＱを介してセンスアンプで検知増幅された
信号がラッチ回路りへ転送される。この転送制御信号φ
Ｔｎは、最後のメモリセルアレイブロックたとえば、Ｍ
１６におけるセンスアンプ活性化信号φｓ１５が“Ｈ”
レベルに立上がりそのメモリセルアレイブロックにおけ
る転送動作が完了した後、“Ｌ゛レベル立下がり、ラッ
チ回路りとセンスアンプとを電気的に切離す。

第１５図に、第１４図に示す信号を発生するための回路
構成の一例を示す。第１５図を参照して転送制御信号発
生回路は、センスアンプ活性化信号φｓｎを受け、所定
の時間遅延させて出力する遅延回路１５０と、最後に活
性化されるメモリセルアレイブロックのセンスアンプを
活性化するセンスアンプ活性化信号φｓ１５を受け、所
定時間遅延させて出力する遅延回路１５１と、遅延回路
１５１出力をそのセット人力Ｓに受け、遅延回路１５１
出力をそのリセット人力Ｒに受けるＳＲフリップフロッ
プ１５２とを備える。転送制御信号φＴｎはＳＲフリッ
プフロップ１５２のＱ出力から与えられる。次に、第１
３図ないし第１５図を参照してデータ転送動作について
詳細に説明する。

ロウアドレスストローブ信号ＲＡＳが“Ｌ”レベルに立
下がり、所定時間が経過すると、このメモリセルアレイ
ブロック内のセンスアンプを活性化するためのセンスア
ンプ活性化信号φＳ口がＨ”レベルに立上がる。これに
応答してセンスアンプＳＡが活性化されて、ビット線上
の信号電位を検知し差動的に増幅する。このビット線対
上の信号電位がセンスアンプＳＡにより検知増幅され、
その信号電位が確定すると、次にフリップフロップ１５
２からの転送制御信号φＴｎが“Ｈ″レベル立上がる。

これにより転送ゲートトランジスタＱがオン状態となり
、センスアンプＳＡによりラッチされているデータがラ
ッチ回路りへ転送される。ラッチ回路りはこの転送され
たデータをラッチする。転送制御信号φＴｎは最後のメ
モリセルアレイブロックＭ１５におけるセンス動作が完
了すると、すなわちメモリセルアレイブロックＭ１５に
おけるセンスアンプ活性化信号φｓ１５が“Ｈ“レベル
に立上がった後所定時間経過すると、“Ｌ”レベルに立
下がり、センスアンプＳＡとラッチ回路りとを切離す。

この結果、１ページのデータフィールドに対応する６４
にビットのデータが６４Ｋｆｌ！Ｉのラッチ回路りにラ
ッチされる。このラッチ回路りの選択は、コラムデコー
ダ６からのコラムデコード信号により、対応する列に接
続されるラッチ回路りをトランジスタＴＲ，ＴＲ’（Ｉ
１０ゲート）を介してデータ入出力バスＩ１０へ接続す
ることにより行なわれる。したがって、センスアンプＳ
Ａからラッチ回路りにデータが転送された後は、各メモ
リセルアレイブロックに対する列選択動作は行選択動作
と独立に行なうことができる。したがって、ラッチ回路
りにおけるデータラッチ後は、各メモリセルアレイブロ
ックに対するリフレッシュを行なうことが可能となる。

特に、自動リフレッシュ機能またはセルフリフレッシュ
機能を設ければ、リフレッシュ動作と並行して列アドレ
スによるメモリセルアクセスを行なうことが可能となる
ため、６４にビットの擬似スタティックＲＡＭを実現す
ることができる。

すなわち、第１６図に示すように、信号ＲＡＳを’Ｌ’
　レベルに立下げて、各メモリセルアレイブロックにお
ける１ページのデータをラッチ回路りにラッチした後、
再び信号ＲＡＳを“Ｈルベルに立上げて、この“Ｈ″レ
ベル状態で信号ＣＡＳを“Ｌ″レベル立下げれば、この
１６ＭビットのＤＲＡＭにおいてはＣＡＳビフォアＲＡ
Ｓリフレッシュを行なうとともに、同時に並行してラッ
チ回路Ｌヘアクセスして、外部からのコラム列アドレス
に従って１列を選択してメモリセルデータを読出すこと
ができる。ＣＡＳビフォアＲＡＳリフレッシュサイクル
においては、１行のワード線がすべて活性化されるまで
に要する時間は約７５０ｎｓ〜８００口Ｓであり、この
期間において１行のメモリセルのリフレッシュが行なわ
れる。

また、このＣＡＳビフォアＲＡＳの構成に代えて、外部
からのリフレッシュ指示信号に応答してリフレッシュ指
示中は自動的にリフレッシュアドレスを発生するセルフ
リフレッシュ機能であれば、信号ＲＡＳをトグルする必
要がなく、より容易にリフレッシュを行なうことができ
る。このセルフリフレッシュ指示は、たとえば行アドレ
ス印加時に不要となる８個のアドレス人力ビンを介して
８ビツトの行アドレスを用いて行なうことができる。

この場合、８ビツトの制御信号は制御信号ラッチ回路７
０で、ロウアドレスストローブ信号ＲＡＳにより応答し
てラッチされる。制御信号ラッチ回路７０がラッチした
制御信号がリフレッシュモードを指定している場合、モ
ードコントロール回路６０の制御のもとに内部リフレッ
シュ指示信号ＲＥＦを発生し、リフレッシュカウント６
１へ与える。リフレッシュカウンタ６１はこのモードコ
ントロール回路６０からの内部リフレッシュ指示信号Ｒ
ＥＦに応答して起動され、リフレッシュアドレスを発生
する。ロウアドレスラッチ３０はこのモードコントロー
ル回路６０からの内部リフレッシュ指示信号に応答して
リフレッシュカウンタ６１からのリフレッシュアドレス
を選択的に通過させ内部行アドレスＲＡＯ〜ＲＡ７とし
てロウデコーダ５０ａ、５０ｂへ与える。これにより、
ロウデコーダ５０ａ、５０ｂからの選択信号に応答して
各メモリセルアレイブロックＭａ、Ｍｂにおいて、ラッ
チ回路への列選択動作と並行してリフレッシュ動作を行
なうことができる。

さらに上述の構成に加えて、リフレッシュ時に読出され
たメモリセルデータの誤り検出および訂正を行なうこと
も可能である。この構成は第１図においてＥＣＣＣＣ回
路−１〜Ｅ１６て示されている。次にこのリフレッシュ
動作時にメモリセルデータの誤りの検出および訂正を行
なうための構成について簡単に説明する。第１７Ａ図お
よび第１７Ｂ図はこの発明による入官、ＱＤＲＡＭにお
いて用いられる誤り検出訂正の方法を示す図である。

第１７Ａ図および第１７Ｂ図に示す構成においては、情
報ビットとして９ビツトのメモリセルが用いられ、検査
ビットとして７ビツトのメモリセルが用いられ計１６ビ
ツトのメモリセルが１本のワード線ＷＬに接続されてい
る場合の構成が一例として示される。この構成は、たと
えば日経マイクロデバイス°８７年３月号第６９頁ない
し第７１頁に記載されている。９ビツトの情報ビットは
メモリセルＭＣ０−ＭＣ８に記憶される。メモリセルＭ
Ｃ９〜ＭＣ１５は７ビツトのパリティチエツクビットを
記憶する検査ビットとして用いられる。

この構成においては、この１６ビツトのメモリセルが論
理的に２次元の水平垂直グループに配列される。このと
き、第１７Ｂ図に示すように、４行４列の行列において
対角線上に順次メモリセルが配列されるようにメモリセ
ルがその番号順に配列される。すなわち、第１７Ａ図に
示すメモリセル配列において物理的に隣接する４個のメ
モリセルを単位として、この単位内のメモリセルがそれ
ぞれ異なる水平グループおよび垂直グループに属するよ
うにグループ化される。このようなグループ化により、
水平グループおよび垂直グループのどちらにも、隣接す
る４ビツトのメモリセルのうちの１個のメモリセルを選
択する分割セレクタ構成をとることができる。この水平
グループおよび垂直グループは、垂直グループ選択信号
ＶＯ〜ｖ３および水平グループ選択信号ＨＯ〜Ｈ３によ
り選択される。またメモリセルＭＣ９〜ＭＣ１５の各々
は水平グループにおけるパリティビットまたは垂直グル
ープのメモリセルのパリティビットを記憶する。このＥ
ＣＣ回路の具体的構成の一例を第１８図に示す。第１８
図に示す構成においても、情報ビットが９ビツト、検査
ビットが７ビツトの計１６ビツトのメモリセルが１本の
ワード線ＷＬに接続される場合の構成が一例として示さ
れる。

第１８図においては、４個のメモリセルを単位としてメ
モリセルがグループ分けされて４つのメモリセルグルー
プが構成される。この４個のメモリセルグループの各々
に対して水平方向の１行を選択するために水平方向選択
３Ｈ３１〜Ｈ９４が設けられる。水平方向選択器ｆ（Ｓ
ｌ〜Ｈ５４の各々は水平グループ選択信号ＨＯ−Ｈ３に
応答して４ビツトのメモリセルのうちのいずれか１個を
選択する。

４つのメモリセルグループのうち垂直方向の１行を選択
するために垂直方向選択器ＶＳＩ〜ｖＳ４がそれぞれの
メモリセルグループに対して設けられる。この垂直方向
選択器ＶＳＩ〜ＶＳ４の各々は垂直グループ選択信号■
０〜Ｖ３に応答して対応のグループ内の１個のメモリセ
ルを選択する。

この垂直方向の選択器ＶＳ１〜ＶＳ４の各々へ印加され
る垂直グループ選択信号は１ビツトずつシフトされてい
る。水平方向のグループを選択するセレクタに対する水
平グループ選択信号ＨＯ〜Ｈ３は同一順序で各選択器Ｈ
３Ｉ〜Ｈ８４に与えられている。

水平方向のパリティチエツクを行なうために、各水平方
向選択器Ｈ８Ｉ〜Ｈ３４出力を受けてモジュール２の加
算を行な、うＥｘＯＲゲートＨＥＩ〜ＨＥ４が設けられ
る。垂直方向のパリティチエツクを行なうために、垂直
方向選択器ＶＳＩ〜ＶＳ４出力の２を法とする加算を行
なうＥｘＯＲゲートＶＥＩ〜ＶＥ４が設けられる。

マルチプレクサＭＵＸは水平グループ選択信号ＨＯ〜Ｈ
３および垂直グループ選択信号ＶＯ〜Ｖ３により選択さ
れた１ビツトのメモリセルを選択し、このメモリセルに
対するデータをＥｘＯＲゲート２００へ与えるとともに
、このＥｘＯＲゲート２００出力を選択されたメモリセ
ルへ再び書込む。

水平および垂直グループ選択信号により選択されたメモ
リセルの誤り検出を行なうために、ＥｘＯＲゲートＨＥ
４．ＶＥ４出力を受けるＡＮＤゲート２０１が設けられ
る。次に動作について簡単に説明する。

誤り検出訂正時においては、列アドレス信号（水平・垂
直選択信号、これは第１図に示す構成においては、モー
ドコントロール回路６０からの制御信号によりリフレッ
シュカウント６１より順次発生される）が各選択器ＨＳ
Ｉ〜Ｈ５４およびＶＳＩ〜ＶＳ４に与えられる。この選
択器により水平方向および垂直グループ方向のそれぞれ
の行のメモリセルが選択され、このそれぞれにおけるメ
モリセルデータがＥｘＯＲ回路ＨＥＩ〜ＨＥ４゜ＶＥＩ
〜ＶＥ４に与えられる。水平方向の選択グループにおい
て１つのメモリセルデータが誤っている場合には、Ｅｘ
ＯＲゲートＨＥ４出力はａｌｌとなり、すべて正しい場
合には“０°となる。したがって、水平グループおよび
垂直グループの交点に位置する選択されたメモリセルの
データが誤っている場合には、ＥｘＯＲゲートＨＥ４．
ＶＥ４出力は共に１”となり、ＡＮｐゲート２０１出力
も“１”　（“Ｈ″）レベルとなる。マルチプレクサＭ
ＵＸは、この水平および垂直グループ選択信号により指
定される１ビツトメモリセルデータを読出してＥｘＯＲ
ゲート２００へ与えている。

ＥｘＯＲゲート２００は、ＡＮＤゲート２０１出力が″
Ｈ＃レベルの場合にはマルチプレクサＭＵＸ出力を反転
して出力する。一方、ＡＮＤゲート２０１出力が“Ｌ″
レベル場合には、マルチプレクサＭＵＸからの出力デー
タをそのまま通過させる。マルチプレクサＭ　Ｕ　Ｘは
ＥｘＯＲゲート２００からの出力データを再び選択され
たメモリセルへ伝達しそこへ書込む。これよりメモリセ
ルデータの誤り検出および訂正を行なうことができる。

上述の構成を用いれば、リフレッシュアドレスカウンタ
より、周期的に水平グループ選択信号ＨＯ〜Ｈ３および
垂直グループ選択信号ＶＯ〜Ｖ４を順次発生すれば、選
択された行に接続されるメモリセルデータの誤り検出お
よび訂正を行なうことができる。この場合、１行のワー
ド線に接続されるメモリセルが６４にビットであるため
、各メモリセルブロックにおいても４にビットである。

したがって、各４にビットのメモリセルデータを順次読
出して誤り検出・訂正を行なうには４に回の誤り検出訂
正を行なう必要があり、１回のリフレッシュサイクルで
すべてのメモリセルデータの誤り検出および訂正を行な
うことができなくなることが考えられる。したがってこ
の場合第１７図に示す構成を１つのメモリセルアレイブ
ロック内において各列をさらに適当なブロックサイズの
サブブロックに分割し、この分割されたサブブロックに
対して個々に誤り検出・訂正を行なうようにすれば１回
のリフレッシュサイクルで６４にビットすべてのメモリ
セルデータの誤り検出および訂正を余裕をもって確実に
行なうことができる。

上述のような構成を設けることにより、リフレッシュ動
作時にメモリセルデータの誤り検出訂正を行なうことが
でき、データ読出時に誤り検出訂正を行なう必要がなく
、より高速でメモリセルデータの読出を行なうことがで
きる。

さらに、通常、大官ＪｉＤＲＡＭにおいては、その入出
力データはマスタスライシング方式やポンディングパッ
ドの接続切換により、そのビット幅の設一定が行なわれ
ている。この場合入出力データのビット幅は固定されて
しまい、可変とすることはできない。しかしながら、第
１図に示すように、行アドレス取込時に不必要となる８
ビツトのアドレス入力端子を用いてデータビット長指定
信号を印加し、この制御信号により、セレクタ６２およ
びＩ１０バッファ６３を動作させれば、そのＤＲＡＭの
用途に応じて適宜入出力データのビット長を設定するこ
とが可能となる。第１図に示す構成においては、２ビツ
トの内部列アドレス信号ＣＡＯ，ＣＡＬにより４ビツト
のメモリセルが同時に選択され、この４ビツトのメモリ
セルデータの１ビツトまたは４ビツトをセレクタ６２を
介してＩ１０バッファ６３へ接続する構成が示されてい
る。

しかしながらこの構成に代えて、３ビツトの列アドレス
信号をセレクタ６２へ印加する構成とすれば、入出力デ
ータのビット数を８ビツトとすることも可能である。ま
た、この構成により入出力データのビット長を１ビツト
、４ビツト、８ビツトと自由に用途に応じて設定するこ
とができる。

さらに、その具体的構成は示さないが、行アドレス印加
時に不使用となるアドレス入力端子数は８ビツトとなる
ため、この８ビツトの信号により、２８種類の動作モー
ドを指定することができ、各種多様な内部動作を制御す
る構成を与えることが可能である。このような構成の一
例としては、ビットマスク機能、ビット比較機能などが
考えられる。

なお上記実施例においては大官ｆｆｉＤＲＡＭとしては
１６ＭビットＤＲＡＭを一例として説明したが、この大
官ｉＤＲＡＭの記憶容量はこれに限定されず他の記憶容
量であっても上記実施例と同様の効果を得ることができ
る。

またさらに、上記実施例においては、行アドレスと列ア
ドレスとが時分割多重して印加される構成について説明
したが、これに代えて、行アドレスと列アドレスとが同
時に印加されるようなりＲＡＭ（たとえばＰＳＤＲＡＭ
）のような構成においても、その行アドレスと列アドレ
スとのビット数を異ならせれば、１ページのデータサイ
ズを拡張することができ、上記実施例と同様の効果を得
ることかできる。

［発明の効果］ 以上のようにこの発明によれば、行アドレスを構成する
ビット数を列アドレスを構成するビットよりも少なくし
ているため、１ページのデータサイズを拡張することが
できより高速のアクセスを実現することができる。

さらに、行アドレスのビット数を低減することによりワ
ード線数が少なくなるため、全メモリセルのリフレッシ
ュをより少ないリフレッシュサイクルで行なうことがで
き、リフレッシュ構成の簡素化およびメモリのアクセス
効率の改善が可能となる。

さらに上述の構成により１ページの容量が、たとえば１
６ＭビットＤＲＡＭの場合、６４にビットとなるため、
列アドレスのみでこの６４にビットをアクセスすること
ができるため、大官ｆｆｉＤＲＡＭを擬似スタティック
ＲＡＭとして用いることができる。

さらに、各列対応に設けられたセンスアンプとデータ人
出力バスとの間にデータラッチ回路を設け、センスアン
プ活性化後、このセンスアンプとラッチ回路とを分離す
るように構成し、かつこのラッチ回路を列アドレスによ
りアクセス可能となるように構成しているため、列アド
レスによるメモリセルへのアクセスと並行してメモリセ
ルのリフレッシュを行なうことができ、リフレッシュ動
作を考慮することな（メモリセルへのアクセスを行なう
ことができ、ＤＲＡＭのアクセス効率を改善することが
できるとともに、ＤＲＡＭを用いたメモリシステムのタ
イミング設計が容易となる。

さらに、メモリセルアレイブロックにおいてそれぞれ選
択ワード線およびセンスアンプの活性化タイミングを異
ならせているため、センスアンプ活性化時に生じるピー
ク電流を分散させることができ消費電流を低減すること
ができるとともに基板電位の変動による誤動作を防止す
ることができる。

さらにページのデータサイズが拡張されているため、こ
の大容量ＤＲＡＭを、画像データを高速で書込／読出す
るビデオメモリとして用いた場合、高速で画像データを
書込／読出することができ、リアルタイムで画像データ
を処理するシステムで用いることのできるビデオメモリ
を得ることができる。

【図面の簡単な説明】

第１図はこの発明の一実施例である大容量ダイナミック
型半導体記憶装置の全体の構成の一例を示す図である。 第２図は従来のＩＭビットＤＲＡＭの信号を入出力する
ための外部ビン端子の配置を示す図である。第３図は従
来のＩＭビットＤＲＡＭの全体の概略構成を示す図であ
る。第４図は従来のＤＲＡＭのメモリセルアレイの要部
の構成を示す図であり、１対のビット線とそれに関連す
る回路部分が概略的に示されている。第５図は従来の１
６ＭビットＤＲＡＭの概略構成を示す図であり、その分
割メモリセルアレイブロック構成を概略的に示す図であ
る。第５図はこの発明一実施例である大容量ダイナミッ
ク型半導体記憶装置のメモリセルアレイ部の構成を概略
的に示す図である。第７図はこの発明一実施例である大
容量ダイナミック型半導体記憶装置の隣接メモリセルア
レイブロックを接続するリピータの構成を概略的に示す
図である。第８図はこの発明の一実施例である大容量ダ
イナミック型半導体記憶装置の動作を概略的に示す信号
波形図である。第９図は第７図に示すリピータを制御す
るための信号を発生する回路構成の一例を示す図である
。第１０図は第６図に示すセンスアンプ活性化信号およ
びリピータ活性化信号の発生タイミングを示す動作波形
図である。第１１図はこの発明の一実施例である大容量
ダイナミック型半導体記憶装置のノーマルモード時のデ
ータ読出時における動作を示す信号波形図である。第１
２図はこの発明の一実施例である大容量ダイナミック型
半導体記憶装置のベージモードでのデータ読出を行なう
際の動作タイミングを示す信号波形図である。第１３図
はこの発明の他の実施例である大容量ダイナミック型半
導体記憶装置の要部の構成を示す図であり、データラッ
チにより、メモリセルアクセスとリフレッシュ動作とを
並行して行なうための構成を示す図である。 第１４図は第１３図に示す転送ゲートを駆動する転送制
御信号とセンスアンプ駆動信号とのタイミング関係を示
す動作波形図である。た第１５図は第１３図に示す転送
制御信号を発生するための回路構成の一例を示す図であ
る。第１６図はこの発明の他の実施例であるダイナミッ
ク型半導体記憶装置における動作を示す信号波形図であ
り、外部アクセスと内部リフレッシュとを同時に並行し
て行なう際の動作を示す信号波形図である。第１７Ａ図
および第１７Ｂ図はこの発明の他の実施例である大容量
ダイナミック型半導体記憶装置において用いられる誤り
検出・訂正回路の動作方法を原理的に示す図であり、第
１７Ａ図は１本のワード線に接続されるメモリセルの配
置を示し、第１７Ｂ図はこの１行のメモリセルが論理的
に２次元に配列された配置を示す図である。第１８図は
この発明による大容量ダイナミック型半導体記憶装置に
おいて用いられる誤り検出・訂正回路の具体的構成の一
例を示す図である。 図において、Ｍａ、Ｍｂはメモリセルアレイブロック、
Ｍ１〜Ｍ１６はさらに分割されたメモリセルアレイブロ
ック、Ｂｌ〜Ｂ１６は各メモリセルアレイブロック対応
に設けられたセンスアンプ。 コラムデコーダ、Ｉ１０ゲート等を含むブロック、Ｅ１
〜Ｅ１６はリフレッシュ動作時に動作する誤り検出・訂
正回路ブロック、Ｒ１−Ｒ１４はワード線信号電位を順
次伝達するためのリピータ、１１はロウアドレスストロ
ーブ信号入力端子、１２はＲＡｓ系クロック発生器、１
３はコラムアドレスストローブ信号入力端子、１４はＣ
ＡＳ系クロック発生器、１５はＲ／Ｗクロック発生器、
１６はＲ／Ｗ制御器、２０はアドレス入力端子、３゜は
ロウアドレスラッチ、４０はコラムアドレスラッチ、６
０はモードコントロール回路、７０は制御信号ラッチ回
路、６２はセレクタ、６３は！１０バッファ、９０−１
〜９０−３はリピータを構成するＮＡＮＤゲート、９１
−１〜９１−３はリピータを構成するインバータ、ＳＡ
はセンスアンプ、ＬはＳＲＡＭセルからなるラッチ回路
、ＴＲ。 ＴＲ’　はＩ１０ゲート、Ｑはセンスアンプとラッチ回
路との間に設けられる転送ゲートを構成するトランジス
タ、５０ａ　　５０ｂはロウデコーダ、６はコラムデコ
ーダである。 なお、各図中、同一符号は同一または相当部分を示す。 特許出願人　リチャード・チャールズ・フォス第２Ｗｉ 第３図 第９！！！ ＤＩ、ＤＢ：正道回部 第１０図 第 図 第 １４図 第１８ 図

Claims (10)

【特許請求の範囲】
1. （１）行および列からなるマトリクス状に配列された複
   数のメモリセルと、各々が前記複数のメモリセルの１行
   を選択する複数のワード線と、各々が前記複数のメモリ
   セルの１列を選択する複数のビット線とを有するメモリ
   セルアレイブロックを複数個含むダイナミック型半導体
   記憶装置であって、 外部から与えられる行アドレスに応答して前記複数のア
   レイブロックの各々から１本のワード線を選択する行選
   択手段、および 外部から与えられる列アドレスに応答して前記複数のメ
   モリセルアレイブロックから全体として少なくとも１列
   を選択する手段を備え、 前記列アドレスを構成するビット数が前記行アドレスを
   構成するビット数よりも大きくされている大容量ダイナ
   ミック型半導体記憶装置。
2. （２）前記行選択手段出力信号に応答して、前記複数の
   メモリセルアレイブロックの各々から選択されたワード
   線を各ブロックごとに異なるタイミングで活性化する手
   段をさらに備える、特許請求の範囲第１項記載の大容量
   ダイナミック型半導体記憶装置。
3. （３）前記ワード線活性化手段は、前記複数のメモリセ
   ルアレイブロックの隣接するブロック間に設けられ、前
   段のブロック内の選択ワード線電位を予め定められた時
   間遅延させた後後段のブロックの選択ワード線へ伝達す
   る手段を含む、特許請求の範囲第２項記載の大容量ダイ
   ナミック型半導体記憶装置。
4. （４）前記複数のメモリセルアレイブロックの各々は同
   一数の行を含み、 前記ワード線電位伝達手段は、 外部から与えられる行アドレスストローブタイミング信
   号に応答して前記複数のメモリセルアレイブロックの各
   々へ異なるタイミングで活性化信号を与えるブロック活
   性化手段と、 隣接するメモリセルアレイブロック間の同一番地の行を
   規定するワード線の間に設けられ、前記ブロック活性化
   手段からの活性化信号に応答して、対応の前段のブロッ
   ク内のワード線の電位を後段の対応のワード線上へ伝達
   する手段とを含む、特許請求の範囲第３項記載の大容量
   ダイナミック型半導体記憶装置。
5. （５）前記メモリセルアレイブロックの各々における前
   記複数の列の各々には対応の列上の信号電位を検知し増
   幅するセンスアンプ手段が設けられており、 各ブロックごとに前記センスアンプ手段の活性化タイミ
   ングが異なるように前記センスアンプ手段を対応のブロ
   ック内のワード線活性化に応答して活性化する手段をさ
   らに備える、特許請求の範囲第４項記載の大容量ダイナ
   ミック型半導体記憶装置。
6. （６）前記複数のメモリセルアレイブロックの前記列選
   択手段により選択された列をデータ入出力部へ接続する
   ためのデータバスと、 前記メモリセルアレイブロックの各々における列の各々
   と前記データバスとの間に設けられ、対応の列に伝達さ
   れたデータをラッチする手段と、前記ラッチ手段と対応
   の各列との間に設けられ、対応のメモリセルアレイブロ
   ック内のセンスアンプ手段の検知・増幅動作完了に応答
   して前記ラッチ手段を対応の列から電気的に分離する手
   段と、前記ラッチ手段の各々と前記データバスとの間に
   設けられ、前記列選択手段出力信号に応答して、選択さ
   れた列に結合されるラッチ手段を前記データバスに電気
   的に接続する手段とをさらに備える、特許請求の範囲第
   ４項記載の大容量ダイナミック型半導体記憶装置。
7. （７）リフレッシュ指示信号発生手段と、 前記メモリセルアレイブロックの各々に設けられ、該ブ
   ロック内のメモリセルアレイに記憶されたデータに関連
   して形成された誤り検出用データを記憶する手段と、 前記リフレッシュ指示信号に応答して内部行アドレスを
   発生し前記行選択手段へ印加する手段と、前記リフレッ
   シュ指示、信号発生手段からのリフレッシュ指示信号に
   応答して活性化され、前記内部行アドレスに対応して選
   択されたワード線に接続されるメモリセルデータとこの
   メモリセルデータに関連する誤り検出用データとを読出
   し、前記読出されたメモリセルデータの誤り検出および
   訂正を前記読出された誤り検出用データに基づいて行な
   う手段とをさらに備える、特許請求の範囲第１項記載の
   大容量ダイナミック型半導体記憶装置。
8. （８）行および列からなるマトリクス状に配列された複
   数のメモリセルからなるメモリアレイと、前記メモリア
   レイの１行を選択するための複数のワード線と、前記メ
   モリセルアレイの１列を選択するための複数のビット線
   と、複数の外部アドレス入力端子とを有する大容量ダイ
   ナミック型半導体記憶装置であって、 前記複数の外部アドレス入力端子のうちの予め定められ
   た外部アドレス入力端子を介して外部から与えられる行
   アドレスを受け内部行アドレス信号を発生する手段、 前記行アドレスと同一タイミングで残りの外部アドレス
   入力端子を介して外部から与えられる動作モード指定信
   号を受ける手段、および 前記外部行アドレスおよび前記動作モード指定信号と時
   分割多重態様で前記複数の外部アドレス入力端子を介し
   て外部から与えられる列アドレスを受け、内部列アドレ
   スを発生する手段を備え、前記外部行アドレスを構成す
   るビット数が前記外部列アドレスを構成するビット数よ
   り少なくされている、大容量ダイナミック型半導体記憶
   装置。
9. （９）データ入出力部、 前記外部行アドレスおよび前記外部列アドレスに応答し
   て前記メモリアレイから複数のメモリセルを選択する手
   段、および 前記動作モード指定信号に応答して、前記選択された複
   数のメモリセルの１個または複数個を前記データ入出力
   部に接続する手段をさらに備える、特許請求の範囲第８
   項記載の大容量ダイナミック型半導体記憶装置。
10. （１０）行アドレスと列アドレスとが時分割多重態様で
    外部アドレス端子を介して外部から与えられる大容量ダ
    イナミック型半導体記憶装置であって、 前記行アドレスを構成するビット数が前記列アドレスを
    構成するビットより少なくされていることを特徴とする
    、大容量ダイナミック型半導体記憶装置。