JPH04303961A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPH04303961A JPH04303961A JP6816191A JP6816191A JPH04303961A JP H04303961 A JPH04303961 A JP H04303961A JP 6816191 A JP6816191 A JP 6816191A JP 6816191 A JP6816191 A JP 6816191A JP H04303961 A JPH04303961 A JP H04303961A
- Authority
- JP
- Japan
- Prior art keywords
- ram
- logic circuit
- section
- wiring
- block
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 21
- 238000010586 diagram Methods 0.000 description 6
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路に関し、
特にスタンダードセル型の半導体集積回路に関する。
特にスタンダードセル型の半導体集積回路に関する。
【０００２】
【従来の技術】従来の、この種の半導体集積回路におい
ては、ＲＡＭ部と論理回路部とが別ブロックとして配置
されているのが一般である。例えば、図３に示されるよ
うに、従来の半導体チップ１１は、複数の外部パッド１
２と、ＲＡＭ部１３〜１７と、クロックドライバー部１
８と、論理回路部１９と、これらの各ブロック領域間を
結線するブロック間配線領域２０とを備えて構成されて
おり、ＲＡＭ部１３〜１７、クロックドライバー部１８
および論理回路部１９は、それぞれ別ブロックとして個
別に配置されている。このため、ＲＡＭ部１３〜１７と
同一クロックにより動作し、且つＲＡＭ部１３〜１７に
対して、その出力を入力するように機能するＲＡＭ接続
論理回路部（図示されない）は、論理回路部１９内に含
まれて構成されており、前記ＲＡＭ接続論理回路より出
力される信号は、ブロック間配線領域２０内に布設され
る信号配線を経由して、ＲＡＭ部１３〜１７に接続され
ている。
ては、ＲＡＭ部と論理回路部とが別ブロックとして配置
されているのが一般である。例えば、図３に示されるよ
うに、従来の半導体チップ１１は、複数の外部パッド１
２と、ＲＡＭ部１３〜１７と、クロックドライバー部１
８と、論理回路部１９と、これらの各ブロック領域間を
結線するブロック間配線領域２０とを備えて構成されて
おり、ＲＡＭ部１３〜１７、クロックドライバー部１８
および論理回路部１９は、それぞれ別ブロックとして個
別に配置されている。このため、ＲＡＭ部１３〜１７と
同一クロックにより動作し、且つＲＡＭ部１３〜１７に
対して、その出力を入力するように機能するＲＡＭ接続
論理回路部（図示されない）は、論理回路部１９内に含
まれて構成されており、前記ＲＡＭ接続論理回路より出
力される信号は、ブロック間配線領域２０内に布設され
る信号配線を経由して、ＲＡＭ部１３〜１７に接続され
ている。
【０００３】
【発明が解決しようとする課題】上述した従来の半導体
集積回路においては、ＲＡＭ部と論理回路部とが別ブロ
ックとして配置されているため、ＲＡＭ部と、論理回路
部内のＲＡＭ接続論理回路部間の接続は複数の信号配線
により行われるが、これらの複数の信号配線長間にバラ
ツキが生じる。このため、配線容量による各信号におけ
る遅延量のバラツキが大きくなり、信号間のタイミング
を合わせることが困難になるという欠点がある。
集積回路においては、ＲＡＭ部と論理回路部とが別ブロ
ックとして配置されているため、ＲＡＭ部と、論理回路
部内のＲＡＭ接続論理回路部間の接続は複数の信号配線
により行われるが、これらの複数の信号配線長間にバラ
ツキが生じる。このため、配線容量による各信号におけ
る遅延量のバラツキが大きくなり、信号間のタイミング
を合わせることが困難になるという欠点がある。
【０００４】
【課題を解決するための手段】本発明の半導体集積回路
は、半導体チップ上に、少なくともＲＡＭ部と論理回路
部とを含んで形成されるスタンダード型半導体集積回路
において、前記ＲＡＭ部と、当該ＲＡＭ部と同一クロッ
クにて動作するＲＡＭ接続論理回路部とを１体化して形
成される、少なくとも一つ以上のブロック領域と、前記
論理回路部のみにより形成されるブロック領域と、前記
ブロック領域間を結線する配線領域と、を、半導体チッ
プ上に備えて構成される。
は、半導体チップ上に、少なくともＲＡＭ部と論理回路
部とを含んで形成されるスタンダード型半導体集積回路
において、前記ＲＡＭ部と、当該ＲＡＭ部と同一クロッ
クにて動作するＲＡＭ接続論理回路部とを１体化して形
成される、少なくとも一つ以上のブロック領域と、前記
論理回路部のみにより形成されるブロック領域と、前記
ブロック領域間を結線する配線領域と、を、半導体チッ
プ上に備えて構成される。
【０００５】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【０００６】図１は本発明の一実施例を示す半導体チッ
プレイアウト図である。図１に示されるように、本実施
例の半導体チップ１は、複数の外部パッド２と、それぞ
れＲＡＭ部３ａ〜７ａおよびＲＡＭ接続論理回路部３ｂ
〜７ｂを含むＲＡＭ・論理回路１体型ブロック３〜７と
、クロックドライバー部８と、論理回路部９と、ブロッ
ク間配線部１０とを備えて構成される。
プレイアウト図である。図１に示されるように、本実施
例の半導体チップ１は、複数の外部パッド２と、それぞ
れＲＡＭ部３ａ〜７ａおよびＲＡＭ接続論理回路部３ｂ
〜７ｂを含むＲＡＭ・論理回路１体型ブロック３〜７と
、クロックドライバー部８と、論理回路部９と、ブロッ
ク間配線部１０とを備えて構成される。
【０００７】即ち、図１に示されるように、本実施例に
おいては、従来は論理回路部内に構成されていたＲＡＭ
接続論理回路部３ｂ〜７ｂが、それぞれ対応するＲＡＭ
１体化ブロック３〜７の内部に含まれており、且つ対応
するＲＡＭ部３ａ〜７ａに密着した位置に配置されてい
る。図２に示されるのは、１例として、図１におけるＲ
ＡＭ・論理回路１体型ブロック３内部の結線関係を示す
説明図であり、ＲＡＭ部３ａと、ＲＡＭ部３ａに対して
、ＲＡＭ・ＲＡＭ接続論理回路配線３ｃを介して、その
出力を送出するＲＡＭ接続論理回路部３ｂとの間の相互
結線図を示している。
おいては、従来は論理回路部内に構成されていたＲＡＭ
接続論理回路部３ｂ〜７ｂが、それぞれ対応するＲＡＭ
１体化ブロック３〜７の内部に含まれており、且つ対応
するＲＡＭ部３ａ〜７ａに密着した位置に配置されてい
る。図２に示されるのは、１例として、図１におけるＲ
ＡＭ・論理回路１体型ブロック３内部の結線関係を示す
説明図であり、ＲＡＭ部３ａと、ＲＡＭ部３ａに対して
、ＲＡＭ・ＲＡＭ接続論理回路配線３ｃを介して、その
出力を送出するＲＡＭ接続論理回路部３ｂとの間の相互
結線図を示している。
【０００８】図２に示されるように、ＲＡＭ部３ａとＲ
ＡＭ接続論理回路部３ｂとの相互結線は、ＲＡＭ・ＲＡ
Ｍ接続論理回路配線３ｃを介して、必要最小限の極めて
短い配線長において行われており、配線容量による各信
号における遅延量のバラツキは完全に抑制される。この
ことは、他のＲＡＭ・論理回路１対化ブロック４〜７に
ついても全く同様である。従って、同一クロックにて動
作するＲＡＭ部３ａ〜７ａと、対応するＲＡＭ接続論理
回路部３ｂ〜７ｂとの間の接続に伴なって生じる各信号
間のタイミングを符合させるという問題点は排除される
。
ＡＭ接続論理回路部３ｂとの相互結線は、ＲＡＭ・ＲＡ
Ｍ接続論理回路配線３ｃを介して、必要最小限の極めて
短い配線長において行われており、配線容量による各信
号における遅延量のバラツキは完全に抑制される。この
ことは、他のＲＡＭ・論理回路１対化ブロック４〜７に
ついても全く同様である。従って、同一クロックにて動
作するＲＡＭ部３ａ〜７ａと、対応するＲＡＭ接続論理
回路部３ｂ〜７ｂとの間の接続に伴なって生じる各信号
間のタイミングを符合させるという問題点は排除される
。
【０００９】
【発明の効果】以上説明したように、本発明は、同一ク
ロックにて動作するＲＡＭ部と、ＲＡＭ接続論理回路部
とを１体化したブロックとして構成し、半導体チップ上
において、同一矩形領域内に配置することにより、前記
ＲＡＭ部と、ＲＡＭ接続論理回路部とを接続する複数の
ＲＡＭ・ＲＡＭ接続論理回路間配線長を必要最小限の長
さに設定することを可能とし、各配線容量に起因する各
信号における遅延量のバラツキを排除して、信号間のタ
ミミング合わせを容易にすることができるという効果が
ある。
ロックにて動作するＲＡＭ部と、ＲＡＭ接続論理回路部
とを１体化したブロックとして構成し、半導体チップ上
において、同一矩形領域内に配置することにより、前記
ＲＡＭ部と、ＲＡＭ接続論理回路部とを接続する複数の
ＲＡＭ・ＲＡＭ接続論理回路間配線長を必要最小限の長
さに設定することを可能とし、各配線容量に起因する各
信号における遅延量のバラツキを排除して、信号間のタ
ミミング合わせを容易にすることができるという効果が
ある。
【図１】本発明の一実施例を示す半導体チップにおける
配置図である。
配置図である。
【図２】本実施例における、ＲＡＭ・論理回路１体化ブ
ロックの内部結線を示す図である。
ロックの内部結線を示す図である。
【図３】従来例を示す半導体チップにおける配置図であ
る。
る。
１、１１ 半導体チップ
２、１２ 外部パッド
３〜７ ＲＡＭ・論理回路１体化ブロック３ａ〜
７ａ、１３〜１７ ＲＡＭ部３ｂ〜７ｂ
ＲＡＭ接続論理回路部３ｃ ＲＡＭ・ＲＡＭ接続
論理回路配線８、１８ クロックドライバー部９
、１９ 論理回路部 １０ ブロック間配線部 ２０ ブロック間配線領域
７ａ、１３〜１７ ＲＡＭ部３ｂ〜７ｂ
ＲＡＭ接続論理回路部３ｃ ＲＡＭ・ＲＡＭ接続
論理回路配線８、１８ クロックドライバー部９
、１９ 論理回路部 １０ ブロック間配線部 ２０ ブロック間配線領域
Claims (1)
- 【請求項１】 半導体チップ上に、少なくともＲＡＭ
部と論理回路部とを含んで形成されるスタンダード型半
導体集積回路において、前記ＲＡＭ部と、当該ＲＡＭ部
と同一クロックにて動作するＲＡＭ接続論理回路部とを
１体化して形成される、少なくとも一つ以上のブロック
領域と、前記論理回路部のみにより形成されるブロック
領域と、前記ブロック領域間を結線する配線領域と、を
、半導体チップ上に備えることを特徴とする半導体集積
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6816191A JPH04303961A (ja) | 1991-04-01 | 1991-04-01 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6816191A JPH04303961A (ja) | 1991-04-01 | 1991-04-01 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04303961A true JPH04303961A (ja) | 1992-10-27 |
Family
ID=13365758
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6816191A Pending JPH04303961A (ja) | 1991-04-01 | 1991-04-01 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04303961A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6648212B2 (en) * | 1999-06-02 | 2003-11-18 | Solvay Pharmaceuticals Gmbh | Components coated with an aluminum-silicon alloy |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63275140A (ja) * | 1987-04-30 | 1988-11-11 | インターナシヨナル・ビジネス・マシーンズ・コーポレーシヨン | 集積回路デバイス |
| JPS647537A (en) * | 1987-06-29 | 1989-01-11 | Nec Corp | Custom lsi |
| JPH01152744A (ja) * | 1987-12-10 | 1989-06-15 | Hitachi Ltd | 半導体集積回路装置 |
-
1991
- 1991-04-01 JP JP6816191A patent/JPH04303961A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63275140A (ja) * | 1987-04-30 | 1988-11-11 | インターナシヨナル・ビジネス・マシーンズ・コーポレーシヨン | 集積回路デバイス |
| JPS647537A (en) * | 1987-06-29 | 1989-01-11 | Nec Corp | Custom lsi |
| JPH01152744A (ja) * | 1987-12-10 | 1989-06-15 | Hitachi Ltd | 半導体集積回路装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6648212B2 (en) * | 1999-06-02 | 2003-11-18 | Solvay Pharmaceuticals Gmbh | Components coated with an aluminum-silicon alloy |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3679923B2 (ja) | 半導体装置 | |
| JP2681427B2 (ja) | 半導体装置 | |
| KR100359591B1 (ko) | 반도체 장치 | |
| JPH02244755A (ja) | Ｌｓｉ | |
| JPH10163458A (ja) | クロックドライバ回路及び半導体集積回路装置 | |
| JP3186715B2 (ja) | 半導体集積回路装置 | |
| JPS63199444A (ja) | 標準セル方式半導体装置 | |
| JPS60134462A (ja) | 集積化半導体論理回路装置 | |
| JPS6197849A (ja) | ゲ−トアレイｌｓｉ装置 | |
| JPH01173761A (ja) | 高周波用トランジスタ | |
| JPH06140566A (ja) | 半導体集積回路 | |
| JPH03114257A (ja) | ゲートアレイ方式の半導体集積回路 | |
| JP2555991B2 (ja) | パッケージ | |
| JPH0774259A (ja) | 半導体記憶装置 | |
| KR100232220B1 (ko) | 핀 배치 구조 | |
| JP2750798B2 (ja) | アナログ・デジタル共存ｉｃ | |
| JP2634800B2 (ja) | 半導体集積回路スタンダードセル | |
| JPH05190674A (ja) | 半導体集積回路装置 | |
| JPH0774252A (ja) | 半導体集積回路 | |
| JPH03106043A (ja) | 半導体装置 | |
| JPS6320440U (ja) | ||
| JPS61154147A (ja) | 半導体集積装置 | |
| JPH0513582A (ja) | 半導体装置の電源配線 | |
| JPS6333843A (ja) | 半導体集積回路 | |
| JPH06318640A (ja) | 半導体集積回路の配線方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19970805 |