JPH04303973A - ソリッドステートリレー用受光素子 - Google Patents
ソリッドステートリレー用受光素子Info
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- JPH04303973A JPH04303973A JP3068177A JP6817791A JPH04303973A JP H04303973 A JPH04303973 A JP H04303973A JP 3068177 A JP3068177 A JP 3068177A JP 6817791 A JP6817791 A JP 6817791A JP H04303973 A JPH04303973 A JP H04303973A
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- control circuit
- photovoltaic diode
- light
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- Pending
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Landscapes
- Light Receiving Elements (AREA)
- Photo Coupler, Interrupter, Optical-To-Optical Conversion Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、ソリッドステートリレ
ーに関し、機械的な可動部を持たずに電気機械的なリレ
ーの作用と同じ機能を発揮するソリッドステートリレー
に用いられるソリッドステートリレー用受光素子に関す
るものである。
ーに関し、機械的な可動部を持たずに電気機械的なリレ
ーの作用と同じ機能を発揮するソリッドステートリレー
に用いられるソリッドステートリレー用受光素子に関す
るものである。
【０００２】
【従来の技術】図４にソリッドステートリレー用受光素
子のチップレイアウトを示す。このソリッドステートリ
レー用受光素子は、図７のソリッドステートリレーの回
路図における光起電力ダイオードアレー８と制御回路９
からなる部分を１チップ化したものである。このソリッ
ドステートリレー用受光素子は、光起電力ダイオード４
を２０段直列接続した光起電力ダイアレー８と、サイリ
スタ６，ダイオード５ａ，５ｂからなる制御回路９と、
ＭＯＳ−ＦＥＴ１０のゲート電極を接続するボンディン
グパッド２２ａ，２２ｂと、ＭＯＳ−ＦＥＴ１０のソー
ス電極を接続するボンディングパッド２２ｃから構成さ
れている。このソリッドステートリレー用受光素子をモ
ールドパッケージに組んだソリッドステートリレーの部
分切り欠き斜視図を図３に示す。
子のチップレイアウトを示す。このソリッドステートリ
レー用受光素子は、図７のソリッドステートリレーの回
路図における光起電力ダイオードアレー８と制御回路９
からなる部分を１チップ化したものである。このソリッ
ドステートリレー用受光素子は、光起電力ダイオード４
を２０段直列接続した光起電力ダイアレー８と、サイリ
スタ６，ダイオード５ａ，５ｂからなる制御回路９と、
ＭＯＳ−ＦＥＴ１０のゲート電極を接続するボンディン
グパッド２２ａ，２２ｂと、ＭＯＳ−ＦＥＴ１０のソー
ス電極を接続するボンディングパッド２２ｃから構成さ
れている。このソリッドステートリレー用受光素子をモ
ールドパッケージに組んだソリッドステートリレーの部
分切り欠き斜視図を図３に示す。
【０００３】図３は、銅あるいは鉄ニッケルのリードフ
レーム２３においてそれぞれ分離された内部リード２４
に発光素子（ＬＥＤ）７と、光起電力ダイオードアレー
８，制御回路９を１チップ集積化したソリッドステート
リレー用受光素子２１と、ＭＯＳ−ＦＥＴ１０ ２個
をＡｇペーストでマウントし、図７の回路図のようにボ
ンディングワイヤー２５でそれぞれの素子を接続したも
のである。また、ＬＥＤ素子７とソリッドステートリレ
ー用受光素子２１は透明シリコン樹脂により光の導通路
２６を形成し、さらに白色シリコン樹脂により透明シリ
コン樹脂の外周部に光の反射膜を形成している。
レーム２３においてそれぞれ分離された内部リード２４
に発光素子（ＬＥＤ）７と、光起電力ダイオードアレー
８，制御回路９を１チップ集積化したソリッドステート
リレー用受光素子２１と、ＭＯＳ−ＦＥＴ１０ ２個
をＡｇペーストでマウントし、図７の回路図のようにボ
ンディングワイヤー２５でそれぞれの素子を接続したも
のである。また、ＬＥＤ素子７とソリッドステートリレ
ー用受光素子２１は透明シリコン樹脂により光の導通路
２６を形成し、さらに白色シリコン樹脂により透明シリ
コン樹脂の外周部に光の反射膜を形成している。
【０００４】このソリッドステートリレーは、図７の入
力端子２７−２７間に入力電流が流れるとＬＥＤ素子が
発光し、光起電力ダイオードアレー８が光を受けて光起
電力ダイオードアレー８間に起電圧が発生する。この電
圧がエンハンスメント型ＭＯＳ−ＦＥＴ１０のゲート−
ソース間に印加され、エンハンスメント型ＭＯＳ−ＦＥ
Ｔ１０のドレイン電極２８−２８を導通させる。次に入
力端子２７−２７間の入力電流が切れた際にＬＥＤ素子
７が消灯し、光起電力ダイオードアレー８の発生電圧が
低下するが、エンハンスメント型ＭＯＳ−ＦＥＴ１０の
ゲート電圧２９はそのまま保たれる。この状態から光起
電力ダイオードアレー８の自己放電により電圧低下によ
りサイリスタ６がオン状態となりエンハンスメント型Ｍ
ＯＳ−ＦＥＴ１０のゲートに蓄積された電荷はサイリス
タ６を通って速やかに放電されエンハンスメント型ＭＯ
Ｓ−ＦＥＴ１０は不導通状態となる。
力端子２７−２７間に入力電流が流れるとＬＥＤ素子が
発光し、光起電力ダイオードアレー８が光を受けて光起
電力ダイオードアレー８間に起電圧が発生する。この電
圧がエンハンスメント型ＭＯＳ−ＦＥＴ１０のゲート−
ソース間に印加され、エンハンスメント型ＭＯＳ−ＦＥ
Ｔ１０のドレイン電極２８−２８を導通させる。次に入
力端子２７−２７間の入力電流が切れた際にＬＥＤ素子
７が消灯し、光起電力ダイオードアレー８の発生電圧が
低下するが、エンハンスメント型ＭＯＳ−ＦＥＴ１０の
ゲート電圧２９はそのまま保たれる。この状態から光起
電力ダイオードアレー８の自己放電により電圧低下によ
りサイリスタ６がオン状態となりエンハンスメント型Ｍ
ＯＳ−ＦＥＴ１０のゲートに蓄積された電荷はサイリス
タ６を通って速やかに放電されエンハンスメント型ＭＯ
Ｓ−ＦＥＴ１０は不導通状態となる。
【０００５】このソリッドステートリレー用受光素子の
断面構造を図８に示す。この断面構造を説明すると、５
００μｍの多結晶シリコン支持基板１上に２μｍの酸化
膜２で包まれて絶縁分離された単結晶シリコン島３が形
成されている。この断面図は図７における光起電力ダイ
オード４とダイオード５が形成されており、サイリスタ
は図示省略している。光起電力ダイオード４は、Ｎ型単
結晶シリコン島３上にＰ型拡散層１２とＮ＋ 拡散層１
１が形成され、その上に４５０ｎｍ程度の酸化膜１３を
配し、素子間を接続するために酸化膜１３に２箇所コン
タクト穴５ａ，５ｂを開け、その上に１．５μｍアルミ
ニウム配線１７を施し、さらにチップ表面を保護するた
めに５００ｎｍの窒化膜１８を形成した構造となってい
る。ダイオード５は、光効率を上げるためにＰ型拡散層
１２の幅が異なる以外は光起電力ダイオード４と同様な
構造となっている。
断面構造を図８に示す。この断面構造を説明すると、５
００μｍの多結晶シリコン支持基板１上に２μｍの酸化
膜２で包まれて絶縁分離された単結晶シリコン島３が形
成されている。この断面図は図７における光起電力ダイ
オード４とダイオード５が形成されており、サイリスタ
は図示省略している。光起電力ダイオード４は、Ｎ型単
結晶シリコン島３上にＰ型拡散層１２とＮ＋ 拡散層１
１が形成され、その上に４５０ｎｍ程度の酸化膜１３を
配し、素子間を接続するために酸化膜１３に２箇所コン
タクト穴５ａ，５ｂを開け、その上に１．５μｍアルミ
ニウム配線１７を施し、さらにチップ表面を保護するた
めに５００ｎｍの窒化膜１８を形成した構造となってい
る。ダイオード５は、光効率を上げるためにＰ型拡散層
１２の幅が異なる以外は光起電力ダイオード４と同様な
構造となっている。
【０００６】
【発明が解決しようとする課題】上述した従来のソリッ
ドステートリレー用受光素子は、ソリッドステートリレ
ーを構成した場合、電気機械的リレーの作用と同じ機能
をはたすが、４００Ｖ以上の高耐圧ＭＯＳ−ＦＥＴと組
み合わせてソリッドステートリレーを構成すると、ソリ
ッドステートリレー用受光素子における光起電力ダイオ
ードアレーの光電流−光電圧特性が、図９，図１０に示
すように、１５０℃の周囲温度状態でＭＯＳ−ＦＥＴの
ドレイン−ソース間に３２０Ｖ印加し、２４時間放置す
ると、光電流ＩＳ ，光電圧ＶＯ の低下が生じ、さら
に制御回路内のサイリスタも図１１に示すように、逆方
向のリーク電流ＩＣＲの増加が見られる。この光起電力
ダイオードアレーとサイリスタの特性変動により、ＭＯ
Ｓ−ＦＥＴのゲートに電荷がチャージできなくなり、ソ
リッドステートリレーの機能をはたすことができなくな
るという問題があった。また、前述の動作不能になった
ソリッドステートリレーを高温放置２時間行なうと光起
電力ダイオードアレーとサイリスタの特性が回復するこ
とからＭＯＳ−ＦＥＴに印加された高電圧による電界が
ソリッドステートリレー用受光素子に影響していること
がわかる。
ドステートリレー用受光素子は、ソリッドステートリレ
ーを構成した場合、電気機械的リレーの作用と同じ機能
をはたすが、４００Ｖ以上の高耐圧ＭＯＳ−ＦＥＴと組
み合わせてソリッドステートリレーを構成すると、ソリ
ッドステートリレー用受光素子における光起電力ダイオ
ードアレーの光電流−光電圧特性が、図９，図１０に示
すように、１５０℃の周囲温度状態でＭＯＳ−ＦＥＴの
ドレイン−ソース間に３２０Ｖ印加し、２４時間放置す
ると、光電流ＩＳ ，光電圧ＶＯ の低下が生じ、さら
に制御回路内のサイリスタも図１１に示すように、逆方
向のリーク電流ＩＣＲの増加が見られる。この光起電力
ダイオードアレーとサイリスタの特性変動により、ＭＯ
Ｓ−ＦＥＴのゲートに電荷がチャージできなくなり、ソ
リッドステートリレーの機能をはたすことができなくな
るという問題があった。また、前述の動作不能になった
ソリッドステートリレーを高温放置２時間行なうと光起
電力ダイオードアレーとサイリスタの特性が回復するこ
とからＭＯＳ−ＦＥＴに印加された高電圧による電界が
ソリッドステートリレー用受光素子に影響していること
がわかる。
【０００７】
【課題を解決するための手段】本発明のソリッドステー
トリレー用受光素子は、多結晶半導体を支持基板とし、
酸化膜で包まれて相互に絶縁分離された複数の単結晶領
域を有する誘電体分離基板に、光起電力ダイオードと、
制御回路とを集積したソリッドステートリレー用受光素
子において、光起電力ダイオードと制御回路の素子表面
上を透光性導電層で覆いシールドした構成になっている
。
トリレー用受光素子は、多結晶半導体を支持基板とし、
酸化膜で包まれて相互に絶縁分離された複数の単結晶領
域を有する誘電体分離基板に、光起電力ダイオードと、
制御回路とを集積したソリッドステートリレー用受光素
子において、光起電力ダイオードと制御回路の素子表面
上を透光性導電層で覆いシールドした構成になっている
。
【０００８】
【実施例】次に本発明について図面を参照して説明する
。図１は、本発明の一実施例のソリッドステートリレー
用受光素子の断面図である。この断面構造は、５００μ
ｍの多結晶シリコン支持基板１上に厚さ２μｍの酸化膜
２で包まれて絶縁分離された単結晶シリコン島３が形成
されている。この断面図は、光起電力ダイオード４とダ
イオード５が形成されており、制御回路９におけるサイ
リスタ６は図示省略してある。光起電力ダイオード４は
、Ｎ型単結晶シリコン島３上にＰ型拡散層１２とＮ＋
拡散層１１が形成され、その上に４５０ｎｍ程度の酸化
膜１３を反し、さらにその上に、透光性導電層として、
リン拡散した１０Ω／□程度の多結晶シリコン層１４を
形成している。また、素子間を接続するあめに酸化膜１
３にて箇所コンタクト穴１５ａ，１５ｂを開け前述した
リン拡散したポリシリコン層１４と分離するための層間
膜１６（ＢＰＳＧあるいはＰＳＧ膜１μｍ程度）を配し
て、１．５μｍアルミニウム配線１７を施こし、さらに
チップ表面を保護するために５００ｎｍの窒化膜１８を
形成した構造となっている。ダイドード５は、光起電力
ダイオード４と同様な構造となっている。
。図１は、本発明の一実施例のソリッドステートリレー
用受光素子の断面図である。この断面構造は、５００μ
ｍの多結晶シリコン支持基板１上に厚さ２μｍの酸化膜
２で包まれて絶縁分離された単結晶シリコン島３が形成
されている。この断面図は、光起電力ダイオード４とダ
イオード５が形成されており、制御回路９におけるサイ
リスタ６は図示省略してある。光起電力ダイオード４は
、Ｎ型単結晶シリコン島３上にＰ型拡散層１２とＮ＋
拡散層１１が形成され、その上に４５０ｎｍ程度の酸化
膜１３を反し、さらにその上に、透光性導電層として、
リン拡散した１０Ω／□程度の多結晶シリコン層１４を
形成している。また、素子間を接続するあめに酸化膜１
３にて箇所コンタクト穴１５ａ，１５ｂを開け前述した
リン拡散したポリシリコン層１４と分離するための層間
膜１６（ＢＰＳＧあるいはＰＳＧ膜１μｍ程度）を配し
て、１．５μｍアルミニウム配線１７を施こし、さらに
チップ表面を保護するために５００ｎｍの窒化膜１８を
形成した構造となっている。ダイドード５は、光起電力
ダイオード４と同様な構造となっている。
【０００９】本発明のソリッドステートリレー用受光素
子を組み込んだソリッドステートリレーの回路図を図２
に示し、図１におけるリン拡散した多結晶シリコン層１
４は、光起電力ダイオードアレー８と、ダイオード５ａ
，５ｂとサイリスタ６で構成された制御回路９上に形成
されており、ＭＯＳ−ＦＥＴ１０のソース電位１９に接
続することで素子表面をシールドしている。また、多結
晶シリコン層は、透光性があるため光起電力ダイオード
アレーは起電力を発生する。ソリッドステートリレーと
しての回路動作は従来の技術で説明したものと同様であ
るため説明を省略する。
子を組み込んだソリッドステートリレーの回路図を図２
に示し、図１におけるリン拡散した多結晶シリコン層１
４は、光起電力ダイオードアレー８と、ダイオード５ａ
，５ｂとサイリスタ６で構成された制御回路９上に形成
されており、ＭＯＳ−ＦＥＴ１０のソース電位１９に接
続することで素子表面をシールドしている。また、多結
晶シリコン層は、透光性があるため光起電力ダイオード
アレーは起電力を発生する。ソリッドステートリレーと
しての回路動作は従来の技術で説明したものと同様であ
るため説明を省略する。
【００１０】次に第２の実施例について説明すると、図
２のソリッドステートリレーの回路図において光起電力
ダイオードアレー８，制御回路９（ダイオード５ａ，５
ｂ、サイリスタ６）、ＭＯＳ−ＦＥＴ１０をモノリシッ
ク集積化することでソリッドステートリレー用受光素子
２１として図６に示すチップレイアウトを構成している
。図６のチップのレイアウトにおいて光起電力ダイオー
ド４を２０段直列接続した光起電力ダイオードアレー８
とダイオード５ａ，５ｂ、サイリスタ６及びＭＯＳ−Ｆ
ＥＴ１０からなっている。この第２の実施例ゐおけるソ
リッドステートリレー用受光素子２１においても光起電
力ダイオードアレー８と、制御回路９のチップ表面上に
リン拡散したポシリリコン層１４を覆うことで第１の実
施例と同様に実現できる。
２のソリッドステートリレーの回路図において光起電力
ダイオードアレー８，制御回路９（ダイオード５ａ，５
ｂ、サイリスタ６）、ＭＯＳ−ＦＥＴ１０をモノリシッ
ク集積化することでソリッドステートリレー用受光素子
２１として図６に示すチップレイアウトを構成している
。図６のチップのレイアウトにおいて光起電力ダイオー
ド４を２０段直列接続した光起電力ダイオードアレー８
とダイオード５ａ，５ｂ、サイリスタ６及びＭＯＳ−Ｆ
ＥＴ１０からなっている。この第２の実施例ゐおけるソ
リッドステートリレー用受光素子２１においても光起電
力ダイオードアレー８と、制御回路９のチップ表面上に
リン拡散したポシリリコン層１４を覆うことで第１の実
施例と同様に実現できる。
【００１１】図５は、第２の実施例のソリッドステート
リレー用受光素子を用いたソリッドステートリレーとし
てモールドパッケージ２０に実装した図である。第２の
実施例のソリッドステートリレー用受光素子２１を持ち
いることでＭＯＳ−ＦＥＴのドレイン−ソース間耐圧が
構造上の制約をうけ固定されるが、チップ面積が減少し
、ＬＥＤ素子７ａ，７ｂとソリッドステート用受光素子
２１の３チップによりモールドパッケージが可能となる
ため組立が容易になる利点がある。
リレー用受光素子を用いたソリッドステートリレーとし
てモールドパッケージ２０に実装した図である。第２の
実施例のソリッドステートリレー用受光素子２１を持ち
いることでＭＯＳ−ＦＥＴのドレイン−ソース間耐圧が
構造上の制約をうけ固定されるが、チップ面積が減少し
、ＬＥＤ素子７ａ，７ｂとソリッドステート用受光素子
２１の３チップによりモールドパッケージが可能となる
ため組立が容易になる利点がある。
【００１２】
【発明の効果】上述したように本発明に係るソリッドス
テートリレー用受光素子は、多結晶半導体を支持とし、
酸化膜で包まれて相互に絶縁分離された複数の単結晶領
域を有する誘電体分離基板に光起電力ダイオードと制御
回路を集積したソリッドステートリレー用受光素子にお
いて、光起電力ダイオードと制御回路の素子表面上に多
結晶半導体層で覆いシールドしたので、４００Ｖ以上の
高耐圧を持つＭＯＳ−ＦＥＴの高電界による光起電力ダ
イオードアレー及び制御回路の特性劣化を防ぐことがで
きるという効果を有する。よって高電圧を制御するソリ
ッドステートリレーを実現することができる。
テートリレー用受光素子は、多結晶半導体を支持とし、
酸化膜で包まれて相互に絶縁分離された複数の単結晶領
域を有する誘電体分離基板に光起電力ダイオードと制御
回路を集積したソリッドステートリレー用受光素子にお
いて、光起電力ダイオードと制御回路の素子表面上に多
結晶半導体層で覆いシールドしたので、４００Ｖ以上の
高耐圧を持つＭＯＳ−ＦＥＴの高電界による光起電力ダ
イオードアレー及び制御回路の特性劣化を防ぐことがで
きるという効果を有する。よって高電圧を制御するソリ
ッドステートリレーを実現することができる。
【図１】本発明の第一の実施例を示すソリッドステート
リレー用受光素子の断面図。
リレー用受光素子の断面図。
【図２】図１に示すソリッドステートリレー用受光素子
を組み込んだソリッドステートリレーの回路図。
を組み込んだソリッドステートリレーの回路図。
【図３】光起電力ダイオードアレー部と制御回路部を１
チップ集積したソリッドステートリレー用受光素子をモ
ールドパッケージに組み込んだソリッドステートリレー
の部分切り欠き斜視図。
チップ集積したソリッドステートリレー用受光素子をモ
ールドパッケージに組み込んだソリッドステートリレー
の部分切り欠き斜視図。
【図４】光起電力ダイオードアレー部と制御回路部を１
チップ集積したソリッドステートリレー用受光素子のチ
ップ平面図。
チップ集積したソリッドステートリレー用受光素子のチ
ップ平面図。
【図５】第２の実施例を説明するためのソリッドステー
トリレー用受光素子を用いたソリッドステートリレーの
部分切り欠き斜視図。
トリレー用受光素子を用いたソリッドステートリレーの
部分切り欠き斜視図。
【図６】本発明の第２の実施例を示すソリッドステート
リレー用受光素子のチップ平面図。
リレー用受光素子のチップ平面図。
【図７】従来例を説明するソリッドステートリレーの回
路図。
路図。
【図８】従来例を説明するソリッドステートリレー用受
光素子の断面図。
光素子の断面図。
【図９】従来例の問題点を説明するフォトダイオードア
レー，制御回路の特性劣化を示す図。
レー，制御回路の特性劣化を示す図。
【図１０】従来例の特性図。
【図１１】従来例の特性図。
１ 多結晶シリコン支持基板１
２ 酸化膜
３ 単結晶シリコン島
４ 光起電力ダイオード
５ ダイオード
６ サイリスタ
７ ＬＥＤ
８ 光起電力ダイオードアレー
９ 制御回路
１０ ＭＯＳ−ＦＥＴ
１１ Ｎ＋ 型拡散層
１２ Ｐ型拡散層
１３ 酸化膜
１４ 多結晶シリコン層
１５ コンタクト穴
１６ 層間膜
１７ アルミ配線
１８ 窒化膜
１９ ソース電位
２０ モールドパッケージ
２１，２２ ソリッドステートリレー用受光素子
２３ リードフレーム ２４ 内部リード
２３ リードフレーム ２４ 内部リード
Claims (4)
- 【請求項１】 多結晶半導体を支持とし、酸化膜で包
まれて相互に絶縁分離された複数の単結晶領域を有する
誘電体分離基板に光起電力ダイオード部と、制御回路部
を集積したソリッドステートリレー用受光素子において
、光起電力ダイオード部と制御回路部の素子表面を透光
性導電層で覆いシルードしたことを特徴とするソリッド
ステートリレー用受光素子。 - 【請求項２】 請求項１記載の受光素子において、単
結晶領域に形成する光起電力ダイオードアレーと制御回
路とさらにＭＯＳ−ＦＥＴをモノリシック集積化したこ
とを特徴とするソリッドステートリレー用受光素子。 - 【請求項３】 請求項１記載の受光素子において、透
光性導電層を制御回路部の正電位あるいは負電位に固定
することを特徴とするソリッドステートリレー用受光素
子。 - 【請求項４】 請求項１記載の受光素子において、透
光性導電層に多結晶半導体層を持いることを特徴とする
ソリッドステートリレー用受光素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3068177A JPH04303973A (ja) | 1991-04-01 | 1991-04-01 | ソリッドステートリレー用受光素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3068177A JPH04303973A (ja) | 1991-04-01 | 1991-04-01 | ソリッドステートリレー用受光素子 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04303973A true JPH04303973A (ja) | 1992-10-27 |
Family
ID=13366234
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3068177A Pending JPH04303973A (ja) | 1991-04-01 | 1991-04-01 | ソリッドステートリレー用受光素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04303973A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2015153955A (ja) * | 2014-02-17 | 2015-08-24 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60240174A (ja) * | 1984-05-15 | 1985-11-29 | Sharp Corp | 光結合半導体装置 |
| JPH01146340A (ja) * | 1987-12-02 | 1989-06-08 | Nec Corp | 固体撮像素子 |
| JPH0220064A (ja) * | 1988-07-08 | 1990-01-23 | Ricoh Co Ltd | イメージセンサ |
-
1991
- 1991-04-01 JP JP3068177A patent/JPH04303973A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60240174A (ja) * | 1984-05-15 | 1985-11-29 | Sharp Corp | 光結合半導体装置 |
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| JPH0220064A (ja) * | 1988-07-08 | 1990-01-23 | Ricoh Co Ltd | イメージセンサ |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2015153955A (ja) * | 2014-02-17 | 2015-08-24 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| US9245911B2 (en) | 2014-02-17 | 2016-01-26 | Renesas Electronics Corporation | Semiconductor device |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19970826 |