JPH0581060B2 - - Google Patents
Info
- Publication number
- JPH0581060B2 JPH0581060B2 JP60227470A JP22747085A JPH0581060B2 JP H0581060 B2 JPH0581060 B2 JP H0581060B2 JP 60227470 A JP60227470 A JP 60227470A JP 22747085 A JP22747085 A JP 22747085A JP H0581060 B2 JPH0581060 B2 JP H0581060B2
- Authority
- JP
- Japan
- Prior art keywords
- layer
- light
- semiconductor device
- semiconductor
- metal layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Landscapes
- Bipolar Integrated Circuits (AREA)
- Light Receiving Elements (AREA)
- Bipolar Transistors (AREA)
- Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、光が照射されて使用される半導体装
置に関するものである。
置に関するものである。
光電変換機能を有する従来のバイポーラ型の半
導体装置は、第６図に示すように、NPNトラン
ジスタ１及びPNPトランジスタ２が第２メタル
層３により遮光されている。しかし、チツプ周辺
部４、パツト周辺部５、及び半導体装置の端面６
には、上記第２メタル層３が設けられていない。
これは、例えばチツプ周辺部４については、半導
体装置の仕上げ時において特殊な回転砥石でチツ
プ周辺部４を分割カツトする所謂ダイシングの際
に、第２メタル層３のメタルにより上記回転砥石
が目詰まりするのを回避するためである。また、
ボンデングパツト周辺部５については、ワイヤボ
ンデイング時に、上記第２メタル層３とワイヤと
が短絡するのを回避するためである。
導体装置は、第６図に示すように、NPNトラン
ジスタ１及びPNPトランジスタ２が第２メタル
層３により遮光されている。しかし、チツプ周辺
部４、パツト周辺部５、及び半導体装置の端面６
には、上記第２メタル層３が設けられていない。
これは、例えばチツプ周辺部４については、半導
体装置の仕上げ時において特殊な回転砥石でチツ
プ周辺部４を分割カツトする所謂ダイシングの際
に、第２メタル層３のメタルにより上記回転砥石
が目詰まりするのを回避するためである。また、
ボンデングパツト周辺部５については、ワイヤボ
ンデイング時に、上記第２メタル層３とワイヤと
が短絡するのを回避するためである。
従つて、これらの部位では光が入射して吸収さ
れ、光電変換が行われる。これにより発生された
少数キヤリアの一部は、再結合せずに移動して有
効領域７に侵入する。上記少数キヤリアによる光
電流の大半は、NPNトランジスタ１及びPNPト
ランジスタ２等の素子を形成するＮ型エピタキシ
ヤル層１ａ，２ａとＰ型基板８との接合部に形成
された寄生ホトダイオード１０に注入される。
れ、光電変換が行われる。これにより発生された
少数キヤリアの一部は、再結合せずに移動して有
効領域７に侵入する。上記少数キヤリアによる光
電流の大半は、NPNトランジスタ１及びPNPト
ランジスタ２等の素子を形成するＮ型エピタキシ
ヤル層１ａ，２ａとＰ型基板８との接合部に形成
された寄生ホトダイオード１０に注入される。
この寄生ホトダイオード１０とNPNトランジ
スタ１及びPNPトランジスタ２との接続は、そ
れぞれ第７図のａとｂに示したようになつてい
る。このため、上記の光電流により上記各素子に
誤動作を誘発されることがあつた。このとき、上
記少数キヤリアは、Ｎ型エピタキシヤル層１ａ，
２ａの電位が高インピーダンス電位であるほど注
入され易く、各素子の誤動作を引き起こす可能性
が高くなる。また、例えばシリコン中では、光は
入射点からの距離に指数関数的に反比例して減衰
するため、光の入射位置に近い素子ほど光電流の
影響を受け易くなる。
スタ１及びPNPトランジスタ２との接続は、そ
れぞれ第７図のａとｂに示したようになつてい
る。このため、上記の光電流により上記各素子に
誤動作を誘発されることがあつた。このとき、上
記少数キヤリアは、Ｎ型エピタキシヤル層１ａ，
２ａの電位が高インピーダンス電位であるほど注
入され易く、各素子の誤動作を引き起こす可能性
が高くなる。また、例えばシリコン中では、光は
入射点からの距離に指数関数的に反比例して減衰
するため、光の入射位置に近い素子ほど光電流の
影響を受け易くなる。
従つて、従来の半導体装置では、光電変換によ
り生じる光電流の影響を回避するため、各素子の
有効領域７の位置と入射光の減衰距離とを考慮し
て、チツプ周辺部４の幅は十分な広さに設定され
ている。しかし、このような構造では、半導体装
置のチツプサイズが大型化されるという欠点を有
することになる。
り生じる光電流の影響を回避するため、各素子の
有効領域７の位置と入射光の減衰距離とを考慮し
て、チツプ周辺部４の幅は十分な広さに設定され
ている。しかし、このような構造では、半導体装
置のチツプサイズが大型化されるという欠点を有
することになる。
そこで、上記の問題点を解消したものとして、
第８図に示す半導体装置が先に提案（特願昭59−
248352号）されている。この半導体装置は、チツ
プ周辺部４に電気的に短絡されたダミーホトダイ
オード９を形成したものである。即ち、チツプ周
辺部４の幅を十分にとることなく、上記ダミーホ
トダイオード９の機能により不要な光電流を打ち
消すようになつている。
第８図に示す半導体装置が先に提案（特願昭59−
248352号）されている。この半導体装置は、チツ
プ周辺部４に電気的に短絡されたダミーホトダイ
オード９を形成したものである。即ち、チツプ周
辺部４の幅を十分にとることなく、上記ダミーホ
トダイオード９の機能により不要な光電流を打ち
消すようになつている。
ところが、上記の構造では、チツプ周辺部４の
構造が複雑となり、製造工程の増加を来しコスト
高を招来するという問題を有している。
構造が複雑となり、製造工程の増加を来しコスト
高を招来するという問題を有している。
本発明に係る半導体装置は、上記の課題を解決
するために、半導体を基板として基板上に形成さ
れたエピタキシヤル半導体層により各素子の一部
を構成する複数の素子を形成すると共に、これら
の素子上に遮光用メタル層を形成してなるバイポ
ーラ型の半導体装置において、以下の手段を講じ
ている。
するために、半導体を基板として基板上に形成さ
れたエピタキシヤル半導体層により各素子の一部
を構成する複数の素子を形成すると共に、これら
の素子上に遮光用メタル層を形成してなるバイポ
ーラ型の半導体装置において、以下の手段を講じ
ている。
即ち、遮光用メタル層が形成されずに外部から
の光入射が可能な部位の周辺には、前記エピタキ
シヤル半導体層を低インピーダンス電位に接続さ
せる素子を形成した。
の光入射が可能な部位の周辺には、前記エピタキ
シヤル半導体層を低インピーダンス電位に接続さ
せる素子を形成した。
上記の構成によれば、装置製造上、遮光用メタ
ル層が形成できない部位の周辺に、入射光による
光電流の影響を受けないエピタキシヤル半導体層
が低インピーダンス電位に接続された素子が形成
されることにより、入射光の減衰距離を考慮する
必要や、ダミーホトダイオードを設ける必要がな
く、結果として、装置の小型化および製造工程の
簡素化を招来することができる。
ル層が形成できない部位の周辺に、入射光による
光電流の影響を受けないエピタキシヤル半導体層
が低インピーダンス電位に接続された素子が形成
されることにより、入射光の減衰距離を考慮する
必要や、ダミーホトダイオードを設ける必要がな
く、結果として、装置の小型化および製造工程の
簡素化を招来することができる。
〔実施例〕
本発明の一実施例を第１図に基づいて以下に説
明する。
明する。
本実施例に係るバイポーラ型の半導体装置は、
Ｐ型基板１１内にＮ型エピタキシヤル層１２が形
成され、さらに、このＮ型エピタキシヤル層１２
内にN+層１３が形成されており、上記Ｎ型エピ
タキシヤル層１２の一部とN+層の表面とがＰ型
基板１１の表面に現れた構造の半導体積層部１４
を有している。この半導体積層部１４上には、絶
縁性の酸化膜１５、第１メタル層１６、PIQ層１
７、及び第２メタル層１８が順に積層して形成さ
れており、これにより上部積層体２２が形成され
ている。以上の構造により、寄生ホトダイオード
１９及び酸化膜コンデンサ２０が形成される。
Ｐ型基板１１内にＮ型エピタキシヤル層１２が形
成され、さらに、このＮ型エピタキシヤル層１２
内にN+層１３が形成されており、上記Ｎ型エピ
タキシヤル層１２の一部とN+層の表面とがＰ型
基板１１の表面に現れた構造の半導体積層部１４
を有している。この半導体積層部１４上には、絶
縁性の酸化膜１５、第１メタル層１６、PIQ層１
７、及び第２メタル層１８が順に積層して形成さ
れており、これにより上部積層体２２が形成され
ている。以上の構造により、寄生ホトダイオード
１９及び酸化膜コンデンサ２０が形成される。
また、半導体装置の端部と上記酸化膜コンデン
サー２０との間はチツプ周辺部２１となつてお
り、このチツプ周辺部２１表面の中程までが上記
第２メタル層１８にて覆われている。
サー２０との間はチツプ周辺部２１となつてお
り、このチツプ周辺部２１表面の中程までが上記
第２メタル層１８にて覆われている。
さらに、上記酸化膜コンデンサ２０のＮ型エピ
タキシヤル層１２は、例えば、電源電圧電位、
GND（グランド）電位、定電圧回路出力電圧電
位、あるいは回路内における出力インピーダンス
の低い電位等の低インピーダンス電位に接続され
た構造となつている。上記チツプ周辺部２１の幅
は入射光による光電流による影響を考慮した広い
寸法とすることなく、通常必要とされる寸法に設
定されている。
タキシヤル層１２は、例えば、電源電圧電位、
GND（グランド）電位、定電圧回路出力電圧電
位、あるいは回路内における出力インピーダンス
の低い電位等の低インピーダンス電位に接続され
た構造となつている。上記チツプ周辺部２１の幅
は入射光による光電流による影響を考慮した広い
寸法とすることなく、通常必要とされる寸法に設
定されている。
尚、上記のようにチツプ周辺部２１の酸化膜コ
ンデンサ２０は、Ｎ型エピタキシヤル層１２が低
インピーダンス電位に接続されるものとして選択
的に配置されているものである。
ンデンサ２０は、Ｎ型エピタキシヤル層１２が低
インピーダンス電位に接続されるものとして選択
的に配置されているものである。
上記の構成において、本半導体装置では、酸化
膜コンデンサ２０等、第２メタル層１８により遮
光された部位は光の影響を直接受けることがな
い。一方、チツプ周辺部２１及び半導体積層部１
４の端面など第２メタル層１８により遮光されて
いない部位からは光が入射され、これにより光電
変換が行われる。この光電変換により生じた少数
キヤリアは光電流となつて寄生ホトダイオード１
９に注入される。しかし、Ｎ型エピタキシヤル層
１２が低インピーダンス電位となつているため、
上記光電流により半導体装置の動作には何ら影響
を受けることがない。
膜コンデンサ２０等、第２メタル層１８により遮
光された部位は光の影響を直接受けることがな
い。一方、チツプ周辺部２１及び半導体積層部１
４の端面など第２メタル層１８により遮光されて
いない部位からは光が入射され、これにより光電
変換が行われる。この光電変換により生じた少数
キヤリアは光電流となつて寄生ホトダイオード１
９に注入される。しかし、Ｎ型エピタキシヤル層
１２が低インピーダンス電位となつているため、
上記光電流により半導体装置の動作には何ら影響
を受けることがない。
上記の半導体装置と同様の構成にて入射光によ
る影響を阻止する機能を備えた他の半導体装置の
例としては、第２図乃至第５図に示すものがあ
る。第２図に示す半導体装置は、Ｐ型基板１１内
にＮ型エピタキシヤル層１２及びP+層２３と、
Ｎ型エピタキシヤル層１２、Ｐ層２４，２４及び
打ち込みＰ領域２５とを形成した半導体積層部１
４を有している。この半導体積層部１４上に、酸
化膜１５、第１メタル層１６……、PIQ層１７、
及び第２メタル層１８から成る上部積層体２２が
形成されている。このような構造により、拡散抵
抗２６及びイオン打込抵抗２７が形成される。
る影響を阻止する機能を備えた他の半導体装置の
例としては、第２図乃至第５図に示すものがあ
る。第２図に示す半導体装置は、Ｐ型基板１１内
にＮ型エピタキシヤル層１２及びP+層２３と、
Ｎ型エピタキシヤル層１２、Ｐ層２４，２４及び
打ち込みＰ領域２５とを形成した半導体積層部１
４を有している。この半導体積層部１４上に、酸
化膜１５、第１メタル層１６……、PIQ層１７、
及び第２メタル層１８から成る上部積層体２２が
形成されている。このような構造により、拡散抵
抗２６及びイオン打込抵抗２７が形成される。
第３図に示す半導体装置は、Ｐ型基板１１、Ｎ
型エピタキシヤル層１２、P+層２３、N+層１
３，１３から成る半導体積層部１４上に、上部積
層体２２が形成されたものである。かかる構造に
よりNPNトランジスタ２８が形成される。
型エピタキシヤル層１２、P+層２３、N+層１
３，１３から成る半導体積層部１４上に、上部積
層体２２が形成されたものである。かかる構造に
よりNPNトランジスタ２８が形成される。
第４図に示す半導体装置は、Ｐ型基板１１、Ｎ
型エピタキシヤル層１２、P+層２３、N+層１
３，１３から成る半導体積層部１４上に上部積層
体２２を形成し、これによりダイオード２９を形
成したものである。
型エピタキシヤル層１２、P+層２３、N+層１
３，１３から成る半導体積層部１４上に上部積層
体２２を形成し、これによりダイオード２９を形
成したものである。
また、第５図に示す半導体装置は、Ｐ型基板１
１、Ｎ型エピタキシヤル層１２、P+層２３、及
びN+層１３から成る半導体積層部１４上に、上
部積層体２２を形成した構造であり、これによ
り、接合容量コンデンサ３０が形成されたもので
ある。
１、Ｎ型エピタキシヤル層１２、P+層２３、及
びN+層１３から成る半導体積層部１４上に、上
部積層体２２を形成した構造であり、これによ
り、接合容量コンデンサ３０が形成されたもので
ある。
以上に述べた半導体装置はいずれも、その各Ｎ
型エピタキシヤル層１２が、低インピーダンス電
位と接続されていることにより、光電流の影響が
阻止されている。
型エピタキシヤル層１２が、低インピーダンス電
位と接続されていることにより、光電流の影響が
阻止されている。
尚、上記の素子はチツプ周辺部２１のみなら
ず、パツド周辺部等の光が入射し得る部位にも形
成されるものであり、その各エピタキシヤル層が
回路の低インピーダンス電位に接続されることに
より、上記の光電流に対する防御機能を発揮し得
るものである。
ず、パツド周辺部等の光が入射し得る部位にも形
成されるものであり、その各エピタキシヤル層が
回路の低インピーダンス電位に接続されることに
より、上記の光電流に対する防御機能を発揮し得
るものである。
本発明に係る半導体装置は、以上のように、遮
光用メタル層が形成されずに外部からの光入射が
可能な部位の周辺には、前記エピタキシヤル半導
体層を低インピーダンス電位に接続させる素子を
形成した構成である。
光用メタル層が形成されずに外部からの光入射が
可能な部位の周辺には、前記エピタキシヤル半導
体層を低インピーダンス電位に接続させる素子を
形成した構成である。
これにより、外部から入射する光によつて生じ
た光電流により各素子に誤動作が誘発されるとい
つた悪影響を阻止することができ、動作の安定化
を図ることができる。
た光電流により各素子に誤動作が誘発されるとい
つた悪影響を阻止することができ、動作の安定化
を図ることができる。
さらに、入射光の減衰を考慮し、半導体装置の
端部と素子との距離、即ちチツプ周辺部の幅を広
くとる必要がなく、そのため半導体装置が大型化
されるといつたこともなくなる。また、上記チツ
プ周辺部など光の入射部位付近には、ダミーホト
ダイオードを設けることにより構造が複雑化され
るといつたこともなくなり、小型かつ低コストに
て製造することができる等の効果を奏する。
端部と素子との距離、即ちチツプ周辺部の幅を広
くとる必要がなく、そのため半導体装置が大型化
されるといつたこともなくなる。また、上記チツ
プ周辺部など光の入射部位付近には、ダミーホト
ダイオードを設けることにより構造が複雑化され
るといつたこともなくなり、小型かつ低コストに
て製造することができる等の効果を奏する。
第１図は本発明の一実施例を示す要部説明図、
第２図乃至第５図はそれぞれ他の実施例を示す要
部説明図、第６図は従来例を示す要部説明図、第
７図ａ，ｂはNPNトランジスタとホトダイオー
ド、及びPNPトランジスタとホトダイオードと
の接続を示す従来例の回路図、第８図は先願例を
示す要部説明図である。 １１はＰ型基板、１２はＮ型エピタキシヤル
層、１４は半導体積層部、２０は酸化膜コンデン
サ、２１はチツプ周辺部、２２は上部積層体、２
６は拡散抵抗、２７はイオン打込抵抗、２８は
NPNトランジスタ、２９はダイオード、３０は
接合容量コンデンサである。
第２図乃至第５図はそれぞれ他の実施例を示す要
部説明図、第６図は従来例を示す要部説明図、第
７図ａ，ｂはNPNトランジスタとホトダイオー
ド、及びPNPトランジスタとホトダイオードと
の接続を示す従来例の回路図、第８図は先願例を
示す要部説明図である。 １１はＰ型基板、１２はＮ型エピタキシヤル
層、１４は半導体積層部、２０は酸化膜コンデン
サ、２１はチツプ周辺部、２２は上部積層体、２
６は拡散抵抗、２７はイオン打込抵抗、２８は
NPNトランジスタ、２９はダイオード、３０は
接合容量コンデンサである。
Claims (1)
- 【特許請求の範囲】 １ 半導体を基板として基板上に形成されたエピ
タキシヤル半導体層により各素子の一部を構成す
る複数の素子を形成すると共に、これらの素子上
に遮光用メタル層を形成してなるバイポーラ型の
半導体装置において、 遮光用メタル層が形成されずに外部からの光入
射が可能な部位の周辺には、前記エピタキシヤル
半導体層を低インピーダンス電位に接続させる素
子を形成したことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60227470A JPS6286751A (ja) | 1985-10-11 | 1985-10-11 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60227470A JPS6286751A (ja) | 1985-10-11 | 1985-10-11 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6286751A JPS6286751A (ja) | 1987-04-21 |
| JPH0581060B2 true JPH0581060B2 (ja) | 1993-11-11 |
Family
ID=16861384
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60227470A Granted JPS6286751A (ja) | 1985-10-11 | 1985-10-11 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6286751A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3039930B2 (ja) * | 1988-06-24 | 2000-05-08 | 株式会社日立製作所 | Ｍｉｓ容量の接続方法 |
| JP7412740B2 (ja) * | 2019-12-13 | 2024-01-15 | コーデンシ株式会社 | 半導体集積回路装置及び光センサ |
-
1985
- 1985-10-11 JP JP60227470A patent/JPS6286751A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6286751A (ja) | 1987-04-21 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4318115A (en) | Dual junction photoelectric semiconductor device | |
| JPS6358380B2 (ja) | ||
| CN101901849A (zh) | 光半导体装置 | |
| US5629550A (en) | Photodiode built-in semiconductor device with dummy photodiode | |
| JP3726416B2 (ja) | 光センサ集積回路装置 | |
| US8120078B2 (en) | Photodiode structure | |
| JP2579989B2 (ja) | 静電破壊保護装置 | |
| JPS6286751A (ja) | 半導体装置 | |
| JP2978507B2 (ja) | 半導体記憶装置 | |
| JP3748946B2 (ja) | ホトダイオード内蔵半導体装置 | |
| JP2852222B2 (ja) | 光半導体集積回路装置 | |
| JP2000200892A (ja) | ホトダイオード内蔵半導体装置 | |
| JPH02194558A (ja) | 半導体装置およびその製法 | |
| JP3794606B2 (ja) | 受光素子用接合容量 | |
| JPH0527990B2 (ja) | ||
| JPH04239171A (ja) | 半導体装置 | |
| JP2649862B2 (ja) | 回路内蔵受光素子の製造方法 | |
| JPS59152662A (ja) | フオトセンサ−用ｉｃ | |
| JP3041362B2 (ja) | リニアイメージセンサ | |
| JPS60235452A (ja) | 半導体集積回路装置 | |
| JP3177287B2 (ja) | 受光モジュ−ル | |
| JPH01239876A (ja) | 半導体装置 | |
| JPH0391958A (ja) | バイポーラ・ｃｍｏｓデバイスと一体化したフォトダイオード | |
| JPS6285466A (ja) | 半導体集積回路 | |
| JPH02151080A (ja) | ホトトランジスタ |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |