JPH04304512A - タイミングシステム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【発明の背景】この発明は一般にバス上のバスタイミン
グクロックと同期して外部バス上へのマイクロプロセッ
サ出力を開始し、かつ外部バスからの入力サンプリング
を開始するためのマイクロプロセッサで使用するための
タイミングシステムに関する。この発明はより特定的に
外部バスにバスタイミングクロックを与えるために、ま
たは外部から発生されたバスタイミングクロックによっ
て駆動されるように構成可能なかかるタイミングシステ
ムに関する。この発明のタイミングシステムはバスにバ
スタイミングクロックを与えるように構成され、かつそ
のように構成された場合に、出力をバス上に与えるため
に要求される時間（クロック対出力時間）を最小限にす
るようにも配列される。タイミングシステムはまた、外
部に生み出されたバスタイミングクロックによって容易
に駆動されるようにも構成される。

【０００２】少なくとも１つのプロセッサとメモリのよ
うなマイクロプロセッサの外部の少なくとも１つの装置
とを組込む処理システムは、マイクロプロセッサが外部
アクセスを行なうことを許容する外部バスを一般に含む
。かかる外部アクセスが要求された場合、たとえばマイ
クロプロセッサが外部バス上に出力を与えるまたは外部
バスから入力を抽出する場合には、外部アクセスは外部
バスのタイミングを制御するバスタイミングクロックと
同期してマイクロプロセッサによって行なわれなければ
ならない。かかる同期化が要求されるのは、バスタイミ
ングクロックがマイクロプロセッサタイミングクロック
と同一の周波数にあるかもしれずないかもしれないから
であり、またどちらの場合においても、マイクロプロセ
ッサタイミングクロックと一般に位相が同じではないか
らである。加えて、かかる同期化がさらに要求されるの
は、外部バスタイミングは、バスクロックがそのサイク
ルの予め定められた部分にある場合には、たとえばバス
クロックがハイレベルにある場合には、外部バス上への
マイクロプロセッサ出力のみを許容し、かつ外部バスタ
イミングクロックがそのクロックサイクルの他の予め定
められた部分にある場合には、たとえばバスタイミング
クロックがローレベルにある場合には、外部バスからの
入力サンプリングのみを許容するからである。したがっ
て、マイクロプロセッサは外部バスアクセスを外部バス
のタイミングを制御するバスタイミングクロックと同期
化するためのタイミングシステムを要求する。

【０００３】一マイクロプロセシングシステムにおいて
、同期タイミングはバスタイミングクロックの立上り縁
の発生に依存する。バスタイミングクロックの立上り縁
になるとすぐ、外部バスはマイクロプロセッサからの出
力、たとえばデータを容易に受信する。マイクロプロセ
ッサがバスタイミングクロックの立上り縁からの出力を
与えるために要求される時間は、クロック対出力時間と
呼ばれ、クロック対出力時間が短くされると外部システ
ムがマイクロプロセッサ出力を抽出するために有する時
間が長くなるので重要なパラメータである。セットアッ
プ時間もまた重要であり、これはマイクロプロセッサに
よって抽出されるべき入力が外部バスによって与えられ
るときからバスタイミングクロックの次の立上り縁まで
の時間である。セットアップ時間が短くなると、外部バ
スが入力データを有効に保たなければならない時間が減
少される。また、短縮されたセットアップ時間は、たと
えばマイクロプロセッサが次のバスタイミングクロック
サイクルの間バスの状態を変えなければならないときに
、外部システムにマイクロプロセッサからの応答出力を
抽出するためのより多い時間を与える。

【０００４】マイクロプロセッサはまたそれ自体の内部
タイミングクロックを発生することに加えて、外部バス
と外部システムとのためのバスタイミングクロックを発
生するためにしばしば要求される。１つの既知のマイク
ロプロセッサのタイミングシステムは、バスタイミング
クロックとマイクロプロセッサ内部タイミングクロック
との周波数の２倍の周波数を有する外部クロックソース
に結合されるように適合される。このマイクロプロセッ
サにおいて、タイミングシステムは外部クロックを使っ
て中間クロックを引出し、それからバスタイミングクロ
ックを発生する。バスタイミングクロックはそれから内
部マイクロプロセッサタイミングクロックを発生するた
めに使用される。この構成は満足のいくものではあるが
、クロック対出力時間は長くされる、なぜなら出力を制
御する内部マイクロプロセッサクロックの立上り縁はバ
スタイミングクロックの立上り縁に対して必然的に遅れ
るからである。

【０００５】マイクロプロセッサのタイミングシステム
はまた、たとえばマルチプロセッサシステムにおけるよ
うに外部から発生されたバスタイミングクロックによっ
て駆動されることも要求される。前述の先行技術のプロ
セッサは外部から発生されたバスタイミングクロックに
応答してそれ自体の内部タイミングクロックを依然とし
て発生する。残念ながら、このシステムの実現化には遺
憾なところが多い。たとえば、要求された内部衝撃係数
は、マイクロプロセッサ速度径路要求を満足させるため
に、満たされなければならない。この問題は外部から発
生されたバスタイミングクロックはそれからマイクロプ
ロセッサ内部タイミングクロックが引出される衝撃係数
をスキューするＴＴＬ（トランジスタ・トランジスタ論
理回路）レベル変換を要求するＣＭＯＳ入力でなければ
ならないという要求によってさらに悪化される。これに
より内部マイクロプロセッサタイミングクロックの衝撃
係数要求が高周波数マイクロプロセッサ動作のために満
たされることが困難になる。

【０００６】したがって、外部バスのバスタイミングク
ロックへのマイクロプロセッサ外部アクセスを同期化す
るためにマイクロプロセッサで使用するための新しくか
つ改良されたタイミングシステムへの要求が当該技術分
野にはある。かかるタイミングシステムは外部から発生
されたバスタイミングクロックによって駆動されるよう
に容易に実現化されるように構成されなければならない
。かかるタイミングシステムはさらに外部バスにバスタ
イミングクロックを与えるように構成されなければなら
ず、かつそのように構成された場合にはクロック対出力
時間を低減することが加えて可能でなければならない。

【０００７】

【発明の概要】したがって、この発明は外部バス上への
マイクロプロセッサ出力を外部バス上のバスタイミング
クロックと同期化するためにマイクロプロセッサで使用
するためのタイミングシステムを提供する。タイミング
システムは外部クロミックソースに結合されるように適
合され、外部クロックソースに結合されるように適合さ
れる入力を含み外部クロックソースに応答して中間クロ
ックを発生するためのバッファ手段を含み、第１の発生
手段はバッファ手段に結合されて第１および第２のタイ
ミングクロックが逆位相の関係の状態で中間クロックに
応答して第１および第２のマイクロプロセッサタイミン
グクロックを発生し、かつ第２の発生手段はバッファ手
段に結合され、かつ外部バスに結合されるように適合さ
れて、中間クロックに応答してバスタイミングクロック
を外部バスに与える。第２および第１の発生手段はバス
タイミングクロックの立上り縁が第１のタイミングクロ
ックの立上り縁および第２タイミングクロックの立下り
縁と実質的に一致するように配列される。タイミングシ
ステムは第１および第２の発生手段に結合されて、かつ
外部バスに結合されるように適合されて、バスタイミン
グクロックと第１のタイミングクロックとの共通アサー
ションになるとすぐ外部バス上へのマイクロプロセッサ
出力を開始するための出力手段をさらに含む。

【０００８】タイミングシステムはまた外部バスに結合
されるように適合され、かつ第１および第２の発生手段
に結合されてバスタイミングクロックと第２のタイミン
グクロックとの逆アサーションになるとすぐ外部バスか
らの入力の受信を開始するための入力手段をも含み得る
。

【０００９】この発明はさらにマイクロプロセッサ外部
バス出力をバスタイミングクロックと同期化させるため
にマイクロプロセッサで使用するためのタイミングシス
テムをさらに提供する。タイミングシステムは動作の第
１のモードにある場合にはバスタイミングクロックを発
生するか、または動作の第２のモードにある場合に外部
から発生されたバスタイミングクロックによって駆動さ
れるかいずれかのために構成されることによって改良さ
れた柔軟性を提供する。タイミングシステムは前記タイ
ミングシステムが前記第１のモードで動作可能である場
合に外部クロミックソースに結合されて第１の中間クロ
ックを発生するか、またはタイミングシステムが第２の
モードで動作可能である場合に外部から発生されたバス
タイミングクロックに結合されて第２の中間クロックを
発生するように適合される入力を有するバッファ手段と
、そのバッファ手段に結合されてタイミングシステムが
第１のモードにある場合には第１の中間クロックに応答
し、かつタイミングシステムが第２のモードにある場合
には第２の中間クロックに応答して第１および第２のマ
イクロプロセッサタイミングクロックを発生するための
第１の発生手段とを含む。第１および第２のタイミング
クロックは位相関係において反対である。タイミングシ
ステムは前記タイミングシステムが第１のモードにある
場合にはバッファ手段に結合されて第１の中間クロック
に応答してバスタイミングクロックを内部に発生するた
めの第２の発生手段をさらに含む。第２の発生手段はま
たバスに結合されるように適合されて、タイミングシス
テムが第１のモードにある場合には内部に発生されたバ
スタイミングクロックをバスに与え、タイミングシステ
ムが第２のモードにある場合にはバスに結合されるよう
に適合されて、外部から発生されたバスタイミングクロ
ックを受信する出力を含む。タイミングシステムはさら
に選択信号に応答して、タイミングシステムが第１のモ
ードにある場合には第２の発生手段をバッファ手段に結
合させ、かつタイミングシステムが第２のモードにある
場合には第２の発生手段をバッファ手段から減結合する
ための可能化手段と、第１の発生手段に結合されて第１
のタイミングクロックを受信し、かつ第２の発生手段出
力に結合されてタイミングシステムが第１のモードの場
合には内部に発生されたバスタイミングクロックをまた
はタイミングシステムが第２の場合には外部から発生さ
れたバスタイミングクロックを受信する出力手段とをさ
らに含む。出力手段はまたバスに結合され、タイミング
システムが第１のモードにある場合には第１のタイミン
グクロックと内部に発生されたバスタイミングクロック
との共通アサーションになるとすぐ、またはタイミング
システムが第２のモードにある場合には第１のタイミン
グクロックと外部から発生されたバスタイミングクロッ
クとの共通アサーションになるとすぐバス上への出力を
開始するように配列される。

【００１０】新規であると思われるこの発明の特徴は前
掲の特許請求の範囲に詳細に述べられる。この発明のさ
らなる目的および利点は、添付の図面に関連して以下の
説明参照することによって最もよく理解され、いくつか
の図面において類似の参照番号は同一の要素を示す。

【００１１】

【好ましい実施例の詳細な説明】

次に図１を参照して、図１はこの発明を具体化するタイ
ミングシステム１０を例示する。タイミングシステム１
０は一般にバッファ１２、第１の発生手段１４、第２の
発生手段１６、出力手段１８、入力手段２０および可能
化手段２２を含む。タイミングシステム１０は好ましく
はマイクロプロセッサの集積回路内で実現化され、よっ
てＣＭＯＳ技術を使用して好ましくは実現化される。

【００１２】バッファ１２は集積回路の外部入力ピン２
６に結合された入力２４を含む。以下により完全に説明
されるように、タイミングシステム１０は第１のモード
で動作するように構成され、このモードでタイミングシ
ステムは入力ピン２６に結合されかつ動作の第２のモー
ドで動作可能な外部クロックソースに応答してそのバス
タイミングクロックを外部バスに与え、第２のモードに
おいて、タイミングシステム１０は入力ピン２６に結合
された外部から発生されたバスタイミングクロックによ
って駆動される。

【００１３】バッファ１２は第１の発生手段１４に結合
された出力２８を有する。タイミングシステムが動作の
第１のモードにある場合には、バッファ１２は入力ピン
２６に結合された外部クロックソースに応答して第１の
中間クロックをその出力２８で与え、かつタイミングシ
ステムが動作の第２のモードで動作可能である場合にバ
ッファ１２は入力ピン２６に結合された外部から発生さ
れたバスタイミングクロックに応答して第２の中間クロ
ックをその出力２８で与える。中間クロックは、出力３
０および３２で第１および第２のマイクロプロセッサタ
イミングクロックＰＨ１およびＰＨ２をそれぞれ与える
ために第１の発生手段１４によって利用される。

【００１４】バッファ１２はバッファ１２への入力クロ
ックが外部から発生されたバスタイミングクロックであ
る場合に、ＴＴＬ変換を受信しかつ与える入力クロック
をバッファする。加えて、バッファ１２はマイクロプロ
セッサ内に速度径路を収容するように衝撃係数調整を与
える。好ましくはこの発明を実施する際のバッファ１２
は、同時係属中の米国特許出願連続番号第　　　　　　
　　　　号で十分説明される型の自己調整クロック発生
器であり、この特許出願はデイビッド　　Ｂ．ウィッチ
（Ｄａｖｉｄ　Ｂ．ＷｉＨ　）およびブライアン　　Ｄ
．　　マクミン（Ｂｒｉａｎ　Ｄ．ＭｃＭｉｎｎ）の名
前で「自己調整クロック発生器（ＳＥＬＦ−ＲＥＧＵＬ
ＡＴＩＮＧ　ＣＬＯＣＫ　ＧＥＮＥＲＡＴＯＲ　）」と
言う発明の名称で１９９０年６月１日に出願され、その
出願はこの発明の譲受人に譲渡され、かつ引用により援
用される。

【００１５】第１の発生手段１４は、出力２８でバッフ
ァ１２によって与えられる中間クロックに応答して、出
力３０および３２で逆位相関係の第１および第２のマイ
クロプロセッサタイミングクロックＰＨ１およびＰＨ２
をそれぞれ発生する。第１の発生手段は第１のＮＯＲゲ
ート３４、第１の複数個のバッファリングインバータ３
６、３８、４０および４２、第２のＮＯＲゲート４４、
第２の複数個のバッファリングインバータ４６、４８、
５０および５２、ならびに他のインバータ５４を含む。 第１の複数個のインバータ３６、３８、４０および４２
はＮＯＲゲート３４の出力と第１の発生手段の出力３０
との間に結合される。第２の複数個のバッファリングイ
ンバータ４６、４８、５０および５２は同様にＮＯＲゲ
ート４４の出力と第１の発生手段１４の出力３２との間
に結合される。ＮＯＲゲート４４の入力はバッファ１２
の出力２８に直接結合され、ＮＯＲゲート３４はインバ
ータ５４を介してバッファ１２の出力２８に結合される
入力を有する。ＮＯＲゲート３４および４４の各々の出
力および１つの入力は交差結合される。この回路構成に
よって、第１の発生手段１４はバッファ１２の出力２８
から受信された中間クロックに応答して、逆位相関係に
ある第１および第２のマイクロプロセッサタイミングク
ロックを出力３０および３２でそれぞれ与える。

【００１６】第２の発生手段１６は複数個の直列に結合
されたインバータ５６、５８、６０および６２、Ｎ−チ
ャネル電界効果トランジスタ６４ならびにＰ−チャネル
電界効果トランジスタ６６を含む。第２の発生手段はさ
らに外部ピン７０に結合された出力６８を含む。以下に
説明されるように、タイミングシステム１０が動作の第
１のモードにある場合には、第２の発生手段１６は外部
バスのためのバスタイミングクロックを発生する。その
目的のために、ピン７０は外部バスに結合されるように
適合されて、タイミングシステム１０が動作の第１のモ
ードにある場合には、タイミングシステム１０によって
発生されたバスタイミングクロックを外部バスに与える
。

【００１７】タイミングシステムが動作の第２のモード
にある場合には、外部ピン７０は入力として外部バスに
結合されるように結合され、外部から発生されたバスタ
イミングクロックを受信する。タイミングシステムが動
作の第２のモードにある場合には、可能化手段２２は以
下に述べられる態様でバッファ１２から第２の発生手段
１６を減結合し、かつ外部ピン７０は破線７２によって
示されるように外部ピン２６に結合される。

【００１８】可能化手段２２はＮＡＮＤゲート７４、Ｎ
ＯＲゲート７６およびインバータ７８を含む。インバー
タ７８およびＮＡＮＤゲート７４の入力は外部選択ピン
８０に結合されて外部から発生されたモード選択信号を
受信する。外部ピン８０に印加された選択信号がハイ論
理レベルである場合には、ＮＡＮＤゲート７４およびＮ
ＯＲゲート７６はインバータ６２の出力を電界効果トラ
ンジスタ６６および６４のゲートに結合させて、第２の
発生手段１６が外部ピン７０に印加される出力６８でバ
スタイミングクロックを発生することを許容する。した
がって、タイミングシステムが動作の第１のモードにあ
る場合には、外部ピン７０は出力ピンとして外部バスに
バスタイミングクロックを与える機能を果たす。

【００１９】外部ピン８０に印加された選択信号がロー
論理レベルの場合には、動作の第２のモードに対応して
、ＮＡＮＤゲート７４およびＮＯＲゲート７６は電界効
果トランジスタ６４および６６をオフにすることによっ
てインバータ６２の出力を第２の発生手段１６から減結
合する。結果として、動作の第２のモードにおいて、外
部ピン７０は外部から発生されたバスクロックに第２の
発生手段の出力６８を与えるための入力ピンとして利用
される。

【００２０】インバータ５６の入力はマルチプレクサ８
２によってバッファ１２の出力２８に結合される。マル
チプレクサ８２はバッファ１２の出力２８に直接結合さ
れる第１の入力８４を有する。周波数分割器８８はマル
チプレクサ８２の他の入力８６をバッファ１２の出力２
８に結合させる。マルチプレクサはさらに選択入力９０
で印加された選択信号に応答して、入力８４をインバー
タ５６の入力に結合させるかまたは入力８６をインバー
タ５６の入力に結合させるための選択入力９０を含む。 周波数分割器８８は好ましくは２で割る周波数分割器で
ある。この配列は、タイミングシステム１０が動作の第
１のモードにある場合には、第２の発生手段１６がバス
タイミングクロックを発生することを許容し、このバス
タイミングクロックは第１および第２のマイクロプロセ
ッサタイミングクロックに等しい周波数であるかまたは
第１および第２のマイクロプロセッサタイミングクロッ
クの分数（１／２）である周波数であるかである。

【００２１】したがって前述から理解されるように、外
部ピン８０での選択信号がハイ論理レベルにある場合に
は、タイミングシステム１０は動作の第１のモードで動
作するように構成され、このモードにおいて第２の発生
手段１６は外部ピン７０で外部バスにバスタイミングク
ロックを与える。電界効果トランジスタ６４および６８
は、タイミングシステムが動作の第１のモードにある場
合には、インバータ６２の出力に結合されることによっ
て、バッファ１２の出力２８で与えられる第１の中間ク
ロックに応答して内部で発生されたバスタイミングクロ
ックを与えるであろう。

【００２２】外部ピン８０でのモード選択信号がロー論
理レベルである場合には、電界効果トランジスタ６６お
よび６４はオフにされ、かつゆえにインバータ６２の出
力から減結合されて第２の発生手段１６を不能化する。 この動作モードにおいて、外部ピン７０は外部バスに結
合されて第２の発生手段１６の出力６８で与えられる外
部から発生されたバスタイミングクロックを受信するた
めに適用される。

【００２３】複数個のインバータ５６、５８、６０およ
び６２はＮＡＮＤゲート７４およびＮＯＲゲート７６に
よって課せられるアナログ遅延とともにアナログ遅延を
課すために与えられるのでその結果、タイミングシステ
ム１０が動作の第１のモードにある場合に第２の発生手
段１６によって与えられる内部に発生されたバスタイミ
ングクロックの立上り縁は、出力３０での第１のマイク
ロプロセッサタイミングクロック（ＰＨ１）の立上り縁
と実質的に一致し、かつまた出力３２での第２のマイク
ロプロセッサタイミングクロック（ＰＨ２）の立下り縁
と実質的に一致する。当業者によって理解されるように
、直列に結合されたインバータの数は内部に発生された
バスタイミングクロックの立上り縁を第１のマイクロプ
ロセッサタイミングクロックの立上り縁および第２のマ
イクロプロセッサタイミングクロックの立下り縁と実質
的に一致させるために必要なアナログ遅延の量に依存し
て増加または減少され得る。

【００２４】この好ましい実施例に従って、タイミング
システム１０がタイミング制御を与えるマイクロプロセ
ッサはバスタイミングクロックがハイ論理レベルにある
場合には外部バス上に出力を与え、かつバスタイミング
クロックがロー論理レベルにある場合には外部バスから
入力を抽出するように配列される。外部バス上への出力
を同期化するために、出力手段１８はＮＡＮＤゲート９
４およびインバータ９６を含むゲート手段９２、出力バ
ッファ９８、インバータ１００および１０２、ならびに
Ｎ−チャネル電界効果トランジスタ１０４および１０６
を含む。

【００２５】ＮＡＮＤゲート９４は第１の発生手段１４
の出力３０に結合されて第１のマイクロプロセッサタイ
ミングクロックを受信するための第１の入力１０８と、
第２の発生手段１６の出力６８に結合されて、タイミン
グシステム１０が第１のモードにある場合には内部に発
生されたバスタイミングクロックを受信し、かつタイミ
ングシステムが第２のモードで動作可能である場合には
外部から発生されたバスタイミングクロックを受信する
ための第２の入力１１０を含む。ＮＡＮＤゲート９４の
出力はその出力が出力バッファ９８のクロック入力１１
２に結合されたインバータ９６の入力に結合される。出
力バッファ９８はインバータ１００の出力に結合される
データ入力１１４を含む。インバータ１００は電界効果
トランジスタ１０４のソースに結合される入力を有する
。電界効果トランジスタ１０４のドレインは、外部バス
上に出力されるべきデータを与えるマイクロプロセッサ
内のデータのソースに結合されるように適合される。 出力バッファ９８はまたインバータ１０２および電界効
果トランジスタ１０６を介してデータ可能化に結合され
る可能化入力１１６を含む。電界効果トランジスタ１０
４および１０６のゲートは第１の発生手段１４の出力３
２に結合されて第２のマイクロプロセッサタイミングク
ロックを受信する。この配列によって、出力されるべき
データはＰＨ２のハイ位相の間トランジスタ１０４およ
び１０６によって更新され、以下に述べられるようにＮ
ＡＮＤゲート９４の制御下で出力される。

【００２６】出力バッファはまた集積回路の出力ピン１
２０に結合される出力１１８を含む。したがって、出力
バッファ９８はＰＨ２のハイ位相の間にそれに転送され
たデータを受信して保持し、かつＰＨ２の立下り縁の後
ＰＨ１のハイ位相の間外部バス上にデータを出力するよ
うに配列される。トライステート可能なＩ／Ｏは入力ピ
ン１２２内で出力ピン１２０を連結することによって使
用され得るであろう。

【００２７】タイミングシステム１０が動作の第１モー
ドにあり、かつデータが外部バス上に出力されることに
なっている場合には、出力手段１８は内部に発生された
バスタイミングクロックと第１のマイクロプロセッサタ
イミングクロックとの共通アサーションになるとすぐ外
部バス上にマイクロプロセッサ出力を開始する。動作の
第２のモードの場合には、出力手段は外部から発生され
たバスタイミングクロックと第１のマイクロプロセッサ
タイミングクロックとの共通アサーションになるとすぐ
外部バス上にマイクロプロセッサ出力を開始する。共通
アサーションはバスタイミングクロックとハイ論理レベ
ルにある第１のマイクロプロセッサタイミングクロック
とに対応する。アサーションがこれらの端縁の双方上で
遅延される理由は、以前の状態で正のクロック対出力お
よびゼロ保持時間を保証し（入力１１０のために）、か
つ遅い信号から出力バッファの中への内部速度径路を何
も保証しない（入力１０８のために）ためである。

【００２８】かかる共通アサーションになるとすぐ、出
力バッファはそのクロック入力１１２でクロミック動作
されて、外部バス上へ配置するためにそこに保持されて
いるデータを出力１１８および出力ピン１２０にシフト
する。外部バス上への出力はＮＡＮＤゲート９４、イン
バータ９６および出力バッファ９８によって課せられる
遅延によって表される出力遅延の後発生するであろう。 しかしながら、動作の第１モードにある場合には、内部
に発生されたバスタイミングクロックの立上り縁と第１
のマイクロプロセッサタイミングクロックの立上り縁と
は実質的に一致するので、クロック対出力遅延は前述の
出力遅延に加えて内部に発生されたバスタイミングクロ
ックの立上り縁と第１のマイクロプロセッサタイミング
クロックとの間のわずかなオフセットだけであるであろ
う。したがって、クロック対出力時間はクロックに遅れ
てセットアップする信号のためにチップ速度径路上に何
も誘導することなく、前述の先行技術に比べてこのシス
テムにおいて最小限にされる。

【００２９】出力されるべきデータは電界効果トランジ
スタ１０６に印加された可能化データ信号と結合された
第２のマイクロプロセッサタイミングクロックの直前の
立上り縁になるとすぐ出力バッファに転送されかつ出力
バッファによって保持される。電界効果トランジスタ１
０４および１０６のゲートは結合されているので、出力
されるべきデータは第１のマイクロプロセッサタイミン
グクロックとバスタイミングクロックとの共通アサーシ
ョンの直前の第２のマイクロプロセッサタイミングクロ
ックの立下り縁になるとすぐ、出力バッファ９８のデー
タ入力１１４にラッチされる。

【００３０】外部バスから入力を抽出するために、タイ
ミングシステム１０の入力手段２０は外部バスに結合さ
れるように適合された外部入力ピン１２２に結合される
。入力手段２０は１対のバッファリングインバータ１２
４および１２６、第１および第２のＮ−チャネル電界効
果トランジスタそれぞれ１２８および１３０、ならびに
逆結合されたインバータ１３４および１３６を含むラッ
チ１３２を含む。第１の電界効果トランジスタ１２８の
ゲートはインバータ１３８を介して第２の発生手段１６
の出力６８に結合される。電界効果トランジスタ１３０
のゲートは第１の発生手段１４の出力３２に結合されて
第２のマイクロプロセッサタイミングクロック（ＰＨ２
）を受信する。次にこれはＰＨ２の結合された信号とバ
スタイミングクロックとのみを抽出して、内部クロック
に合成を与えるとともにバスタイミングクロックを使っ
て外部システムのセットアップおよび保持時間を満たす
ことを許容する。

【００３１】インバータ１３８によって、入力手段２０
はタイミングシステム１０が第１のモードで動作可能な
場合には第２のマイクロプロセッサタイミングクロック
と内部に発生されたバスタイミングクロックとの逆アサ
ーションになるとすぐ、またはタイミングシステム１０
が第２のモードで動作可能な場合には外部から発生され
たバスタイミングクロックがあるとすぐ外部バスからの
入力の受信を開始するように配列される。かかる逆アサ
ーションはハイ論理レベルにある第２のマイクロプロセ
ッサタイミングクロックとロー論理レベルにあるバスタ
イミングクロックとに対応する。バスタイミングクロッ
クのロー論理レベルはインバータ１３８によってかかる
逆アサーションになるとすぐ電界効果トランジスタ１２
８および１３０の双方がオンにされて外部バスからラッ
チ１３２の中へ入力データを転送するようにインバータ
１３８によって逆にされる。ラッチ１３２は抽出された
データが第１のマイクロプロセッサタイミングクロック
（ＰＨ１）の次のクロック期間の開始時にマイクロプロ
セッサによって作用される前に抽出されたデータを安定
化させるために設けられる。

【００３２】次に図２を参照して、そこに示された波形
はタイミングシステム１０が外部バス上に出力を開始し
、かつ外部バスから入力の抽出を開始するために第１の
動作モードで動作可能である態様を例示する。より特定
的に、図２は第１の中間クロック１４０、第１のマイク
ロプロセッサタイミングクロック（ＰＨ１）１４２、第
２のマイクロプロセッサタイミングクロック（ＰＨ２）
１４４、内部に発生されたバスタイミングクロック１４
６、マイクロプロセッサ出力１４８および外部バス入力
１５０を例示する。

【００３３】注目されるように、バスタイミングクロッ
クの立上り縁は第１のマイクロプロセッサタイミングク
ロックの立上り縁および第２のマイクロプロセッサタイ
ミングクロックの立下り縁に実質的に一致する。クロッ
ク対出力時間１５２は実質的に一致する前述の出力遅延
と、バスタイミングクロックの位相関係と第１のマイク
ロプロセッサタイミングクロックとの間のわずかな差と
によって表される。結果として、クロック対出力遅延は
実質的にマイクロプロセッサの出力遅延のみである。

【００３４】外部バス入力について、外部バス入力はバ
スタイミングクロックがロー論理レベルにありかつ第２
のマイクロプロセッサタイミングクロックがハイ論理レ
ベルにある場合に発生することが注目されるであろう。 したがってセットアップ時間は１５４で示され、このセ
ットアップ時間は入力が外部バス上で発生する時間とバ
スタイミングクロックの次の立上り縁との間の時間であ
る。

【００３５】次に図３を参照して、図３は第２のモード
で動作可能である場合のタイミングシステム１０の動作
を表す波形を例示し、このモードにおいてバスタイミン
グクロックは外部ソースから与えられ、第１の発生手段
１４は外部から発生されたバスタイミングクロックから
バッファ１２によって順に引出される第２の中間クロッ
クに応答して、第１および第２のマイクロプロセッサタ
イミングクロックを発生する。図３に例示されているの
は第２の中間タイミングクロック１６０、第１のマイク
ロプロセッサタイミングクロック（ＰＨ１）１６２、第
２のマイクロプロセッサタイミングクロック（ＰＨ２）
１６４、マイクロプロセッサ出力１６６および外部バス
入力１６８である。この議論の目的のために、バッファ
１２によって外部から発生されたバスタイミングクロッ
クに課せられる遅延は無視できるものであり、かつそれ
ゆえに第２の中間クロック１６０は外部から発生された
バスタイミングクロックと実質的に対応するまたは言い
換えればそれと同じ位相であると仮定される。

【００３６】マイクロプロセッサ出力１６６に関して、
出力は第１のマイクロプロセッサタイミングクロック１
６２と第２の中間クロック１６０との共通アサーション
が始まる前述の出力遅延の後発生することが注目される
であろう。総クロック対出力時間は第２の中間クロック
に加えてマイクロプロセッサ出力遅延に応答して、第１
のマイクロプロセッサタイミングクロックを発生する際
に第１の発生手段１４によって課せられるクロック遅延
と等しい。

【００３７】マイクロプロセッサによって抽出されるべ
き外部バス上の入力６８に関して、セットアップ時間が
１７０で例示され、このセットアップ時間は外部バス上
の入力の発生から第２の中間クロックの次の立上り縁ま
での時間である。これは外部システムによって見られる
セットアップ時間である。真のセットアップ時間はまた
第２の中間クロック信号の立上り縁から第１のマイクロ
プロセッサタイミングクロックの次の立上り縁までにわ
たる付加的な時間期間をも含み、これは１７２で表され
る。この付加的な時間期間は、たとえばマイクロプロセ
ッサが入力１６８に応答して外部バスの状態を変えなけ
ればならないときのように、マイクロプロセッサが次に
外部バス上への出力を開始できる時間を表す。

【００３８】図２および図３に示されるすべてのクロッ
ク対出力およびセットアップ時間は、たとえば２５メガ
ヘルツの周波数におけるような高速マイクロプロセッサ
動作にとって十分受入れられる範囲内である。図３に例
示されるクロック対出力は先行技術のタイミングシステ
ムのクロック対出力時間と実質的に等しいけれども、こ
の発明は以下の点で先行技術のタイミングシステムに比
べて顕著な利点を示す、つまり第１および第２のマイク
ロプロセッサタイミングクロックは外部から発生された
バスタイミングクロックに緩く結合されているだけであ
り、かつこの発明のタイミングシステムは外部から発生
されたバスタイミングクロックによって駆動されるよう
により容易に実現化され得るという点である。これは外
部から発生されたバスタイミングクロックはＣＭＯＳ入
力としてもはや特定化される必要がなく、かつ出力およ
び入力手段１８および２０はそれぞれ要求される衝撃係
数を収容してマイクロプロセッサ速度径路を収容するよ
うに構成されるという事実に起因する。また、このシス
テムはプロセッサがクロック対出力時間かセットアップ
時間のどちらかを最小限にするために最適化されるよう
に構成されることを許容する。

【００３９】この発明の特定の実施例を示し説明したが
、修正が可能であり、かつそれゆえに前掲の特許請求の
範囲にはこの発明の真の精神および範囲にあるすべての
かかる変化および修正を包含することが意図される。

【図面の簡単な説明】

【図１】この発明を具体化するタイミングシステムの概
略の回路図である。

【図２】第１の動作モードで動作可能である場合の図１
のタイミングシステムの動作を例示する複数個の波形を
示す図である。

【図３】第２の動作モードで動作可能である場合の図１
のタイミングシステムの動作を例示する複数個の波形を
示す図である。

【符号の説明】

１０　　タイミングシステム １２　　バッファ １４　　第１の発生手段 １６　　第２の発生手段 １８　　出力手段 ２０　　入力手段 ２２　　可能化手段

Claims (42)

【特許請求の範囲】
1. 【請求項１】　　外部バス上へのマイクロプロセッサ出
   力を前記外部バス上で、かつ外部クロックソースに結合
   されるように適合されたバスタイミングクロックと同期
   化するためにマイクロプロセッサで使用するためのタイ
   ミングシステムであって、前記外部クロックソースに結
   合されるように適合された入力を含み、前記外部クロッ
   クソースに応答して中間クロックを発生するためのバッ
   ファ手段と、前記バッファ手段に結合されて前記中間ク
   ロックに応答して第１および第２の内部マイクロプロセ
   ッサタイミングクロックを発生するための第１の発生手
   段とを含み、前記第１および第２のタイミングクロック
   は逆位相関係であり、さらに前記バッファ手段に結合さ
   れかつ前記外部バスに結合されるように適合されて前記
   中間クロックに応答して前記外部バスに前記バスタイミ
   ングクロックを与えるための第２の発生手段を含み、前
   記第２および第１の発生手段は前記バスタイミングクロ
   ックの立上り縁が前記第１のタイミングクロックの立上
   り縁および前記第２のタイミングクロックの立下り縁に
   実質的に一致するように配列され、さらに前記第１およ
   び第２の発生手段に結合されかつ前記外部バスに結合さ
   れるように適合されて前記バスタイミングクロックと前
   記第１のタイミングクロックとの共通アサーションにな
   るとすぐ前記外部バス上へのマイクロプロセッサ出力を
   開始するための出力手段を含む、タイミングシステム。
2. 【請求項２】　　前記出力手段は前記バスタイミングク
   ロックと前記第１のタイミングクロックとがハイ論理レ
   ベルにある場合に前記出力を開始するように構成される
   、請求項１に記載のタイミングシステム。
3. 【請求項３】　　前記外部バスに結合されるように適合
   されてかつ前記第１および第２の発生手段に結合され、
   前記バスタイミングクロックと前記第２のタイミングク
   ロックとの逆アサーションになるとすぐ前記外部バスか
   らの入力の受信を開始するための入力手段をさらに含む
   、請求項１に記載のタイミングシステム。
4. 【請求項４】　　前記入力手段は前記バスタイミングク
   ロックがロー論理レベルにあり、かつ前記第２のタイミ
   ングクロックがハイ論理レベルにある場合に前記入力の
   前記受信を開始するように構成される、請求項３に記載
   のタイミングシステム。
5. 【請求項５】　　前記出力手段は第１の入力を前記第１
   のタイミングクロックに結合させ、かつ第２の入力を前
   記バスタイミングクロックに結合させるゲート手段を含
   む、請求項２に記載のタイミングシステム。
6. 【請求項６】　　前記ゲート手段はＮＡＮＤゲートおよ
   びインバータを含み、前記ＮＡＮＤゲートおよび前記イ
   ンバータは直列に結合される、請求項５に記載のタイミ
   ングシステム。
7. 【請求項７】　　前記出力手段は前記バス上に出力され
   るべきデータを受信しかつ保持するためのデータ入力を
   有する出力バッファ、前記インバータに結合されたクロ
   ック入力および前記バスに結合されるように適合された
   出力をさらに含む、請求項６に記載のタイミングシステ
   ム。
8. 【請求項８】　　前記出力手段は前記第２のタイミング
   クロックの立上りになるとすぐ出力されるべきデータを
   受信しかつ保持するように構成される、請求項７に記載
   のタイミングシステム。
9. 【請求項９】　　前記出力バッファは前記出力バッファ
   が前記第２のタイミングクロックの前記立上り縁に応答
   して出力されるべき前記データを保持することを可能に
   するための可能化入力をさらに含む、請求項８に記載の
   タイミングシステム。
10. 【請求項１０】　　前記入力手段は第１および第２の直
    列に結合された電界効果トランジスタを含み、前記第１
    の電界効果トランジスタのゲートは前記バスタイミング
    クロックに結合され、かつ前記第２の電界効果トランジ
    スタのゲートは前記第２のタイミングクロックに結合さ
    れる、請求項４に記載のタイミングシステム。
11. 【請求項１１】　　インバータをさらに含み、前記第１
    および第２の電界効果トランジスタはＮ−チャネルトラ
    ンジスタであり、かつ前記第１の電界効果トランジスタ
    の前記ゲートは前記インバータによって前記バスタイミ
    ングクロックに結合される、請求項１０に記載のタイミ
    ングシステム。
12. 【請求項１２】　　前記入力手段は前記受信された入力
    を安定化させるためのラッチをさらに含む、請求項１１
    に記載のタイミングシステム。
13. 【請求項１３】　　前記第２の発生手段は前記バスタイ
    ミングクロックの前記立上り縁を前記第１のタイミング
    クロックの前記立上り縁と前記第２のタイミングクロッ
    クの前記立下り縁とに実質的に一致させるための遅延手
    段を含む、請求項１に記載のタイミングシステム。
14. 【請求項１４】　　前記遅延手段は複数個の直列に結合
    されたインバータを含む、請求項１３に記載のタイミン
    グシステム。
15. 【請求項１５】　　周波数分割器と前記バッファ手段と
    前記第２の発生手段との間に前記周波数分割器を選択的
    に結合して前記バスタイミングクロックを前記第１およ
    び第２のタイミングクロックの周波数の分数である周波
    数にするための選択手段とをさらに含む、請求項１に記
    載のタイミングシステム。
16. 【請求項１６】　　前記周波数分割器は２で割る周波数
    分割器である、請求項１５に記載のタイミングシステム
    。
17. 【請求項１７】　　前記選択手段は前記バッファ手段に
    結合された第１の入力、前記周波数分割器に結合された
    第２の入力、前記第２の発生手段に結合された出力およ
    び制御入力を有するマルチプレクサを含む、請求項１５
    に記載のタイミングシステム。
18. 【請求項１８】　　前記第２の発生手段は前記バスタイ
    ミングクロックを与えるための出力を含み、前記タイミ
    ングシステムは前記第２の発生手段出力で前記バスタイ
    ミングクロックを与えるための第１のモードで動作可能
    であり、かつ前記タイミングシステムは前記第２の発生
    手段出力で外部から発生されたバスタイミングクロック
    を受信し、前記第２の発生手段を不能化し、かつ前記外
    部から発生されたバスタイミングクロックと前記第１の
    タイミングクロックとの共通アサーションになるとすぐ
    前記バス上へのマイクロプロセッサ出力を開始するため
    の第２のモードで動作するように構成される、請求項１
    に記載のタイミングシステム。
19. 【請求項１９】　　前記第２の発生手段出力および前記
    バッファ手段入力は前記タイミングシステムが前記第２
    の動作モードで動作可能である場合に結合されるように
    配列されて、前記第１の発生手段が前記外部から発生さ
    れたバスタイミングクロックに応答して前記第１および
    第２のタイミングクロックを発生することを許容する、
    請求項１８に記載のタイミングシステム。
20. 【請求項２０】　　モード選択信号を受信するためのモ
    ード選択入力と前記モード選択信号に応答して前記第２
    の発生手段を不能化するための手段とをさらに含む、請
    求項１９に記載のタイミングシステム。
21. 【請求項２１】　　前記外部バスに結合され、前記第１
    の発生手段に結合されかつ前記第２の発生手段出力に結
    合されるように適合されて、前記タイミングシステムが
    前記第１のモードで動作可能である場合に前記バスタイ
    ミングクロックと前記第２のタイミングクロックとの逆
    アサーションになるとすぐ前記バスからの入力の受信を
    開始し、かつ前記タイミングシステムが前記第２のモー
    ドで動作可能である場合に前記外部から発生されたバス
    タイミングクロックと前記第２のタイミングクロックと
    の逆アサーションになるとすぐ前記バスからの入力の受
    信を開始するための入力手段をさらに含む、請求項２０
    に記載のタイミングシステム。
22. 【請求項２２】　　前記共通アサーションは前記タイミ
    ングシステムが前記第１のモードで動作可能である場合
    にハイ論理レベルである前記第１のタイミングクロック
    および前記バスタイミングクロックに、ならびに前記タ
    イミングシステムが前記第２のモードで動作可能である
    場合にハイ論理レベルである前記第１のタイミングクロ
    ックおよび前記外部から発生されたバスタイミングクロ
    ックに対応する、請求項２１に記載のタイミングシステ
    ム。
23. 【請求項２３】　　前記逆アサーションは前記タイミン
    グシステムが前記第１のモードで動作可能である場合に
    ハイ論理レベルである前記第２のタイミングクロックお
    よびロー論理レベルである前記バスタイミングクロック
    に、ならびに前記タイミングシステムが前記第２のモー
    ドで動作可能である場合にハイ論理レベルである前記第
    ２のタイミングクロックおよびロー論理レベルである前
    記外部から発生されたバスタイミングクロックに対応す
    る、請求項２２に記載のタイミングシステム。
24. 【請求項２４】　　マイクロプロセッサ外部バス出力を
    バスタイミングクロックと同期化するためにマイクロプ
    ロセッサで使用するためのタイミングシステムであって
    、前記タイミングシステムは第１の動作モードである場
    合に前記バスタイミングクロックを発生するか、第２の
    動作モードである場合に外部から発生されたバスタイミ
    ングクロックによって駆動されるように構成されること
    によって改良された柔軟性を提供し、外部クロックソー
    スに結合されるように適合された入力を有し、前記タイ
    ミングシステムが前記第１のモードで動作可能である場
    合には第１の中間クロックを発生するか、または外部か
    ら発生されたバスタイミングクロックに結合されるよう
    に適合されて、前記タイミングシステムが前記第２のモ
    ードで動作可能である場合には、第２の中間クロックを
    発生するためのバッファ手段と、前記バッファ手段に結
    合されて前記タイミングシステムが前記第１のモードに
    ある場合に前記第１の中間クロックに応答し、前記タイ
    ミングシステムが前記第２のモードにある場合に前記第
    ２の中間クロックに応答して第１および第２のマイクロ
    プロセッサタイミングクロックを発生するための第１の
    発生手段とを含み、前記第１および第２のタイミングク
    ロックは位相において逆であり、さらに前記タイミング
    システムが前記第１のモードにある場合に前記バッファ
    手段に結合され、前記第１の中間クロックに応答して前
    記バスタイミングクロックを内部に発生するための第２
    の発生手段を含み、前記第２の発生手段は前記バスに結
    合されるように適合された出力を含み、前記タイミング
    システムが前記第１のモードにある場合に前記内部に発
    生されたバスタイミングクロックを前記バスに与え、前
    記第２の発生手段出力はまた前記タイミングシステムが
    前記第２のモードにある場合に前記バスに結合されるよ
    うに適合されて前記外部から発生されたバスタイミング
    クロックを受信し、さらに選択信号に応答して前記タイ
    ミングシステムが前記第１のモードにある場合に前記第
    ２の発生手段を前記バッファ手段に結合させ、前記タイ
    ミングシステムが前記第２のモードにある場合に前記第
    ２の発生手段を前記バッファ手段から減結合させるため
    の可能化手段と、さらに前記第１の発生手段に結合され
    て前記第１のタイミングクロックを受信し、前記第２の
    発生手段出力に結合されて前記タイミングシステムが前
    記第１のモードにある場合に前記内部に発生されたバス
    タイミングクロックを受信し、または前記第２のモード
    にある場合に前記外部から発生されたバスタイミングク
    ロックを受信するための出力手段を含み、前記出力手段
    はまた前記バスに結合され、前記タイミングシステムが
    前記第１のモードにある場合に前記第１のタイミングク
    ロックと前記内部に発生されたバスタイミングクロック
    との共通アサーションになるとすぐまたは前記タイミン
    グシステムが前記第２のモードにある場合に前記第１の
    タイミングクロックと前記外部から発生されたバスタイ
    ミングクロックとの共通アサーションになるとすぐ前記
    バス上への出力を開始するように配列される、タイミン
    グシステム。
25. 【請求項２５】　　前記第１および第２の発生手段は前
    記第１のモードにある場合に前記内部に発生されたバス
    タイミングクロックの立上り縁を前記第１のタイミング
    クロックの立上り縁と前記第２のタイミングクロックの
    立下り縁とに実質的に一致させるように構成される、請
    求項２４に記載のタイミングシステム。
26. 【請求項２６】　　前記出力手段は前記バスタイミング
    クロックと前記第１のタイミングクロックがハイ論理レ
    ベルにある場合に前記出力を開始するように構成される
    、請求項２５に記載のタイミングシステム。
27. 【請求項２７】　　前記外部バスに結合されるように適
    合されかつ前記第１および第２の発生手段に結合されて
    前記第２のタイミングクロックに対する前記バスタイミ
    ングクロックの逆アサーションになるとすぐ前記バスか
    らの入力の受信を開始するための入力手段をさらに含む
    、請求項２５に記載のタイミングシステム。
28. 【請求項２８】　　前記入力手段は前記バスタイミング
    クロックがロー論理レベルであり、かつ前記第２のタイ
    ミングクロックがハイ論理レベルである場合に前記入力
    の前記受信を開始するように構成される、請求項２７に
    記載のタイミングシステム。
29. 【請求項２９】　　前記出力手段は前記第１のタイミン
    グクロックに結合される第１の入力と前記第２の発生手
    段出力に結合される第２の入力とを有するゲート手段を
    含む、請求項２５に記載のタイミングシステム。
30. 【請求項３０】　　前記ゲート手段はＮＡＮＤゲートお
    よびインバータを含み、前記ＮＡＮＤゲートおよび前記
    インバータは直列に結合される、請求項２９に記載のタ
    イミングシステム。
31. 【請求項３１】　　前記出力手段は前記バス上に出力さ
    れるべきデータを受信しかつ保持するためのデータ入力
    を有する出力バッファ、前記インバータに結合されたク
    ロック入力および前記バスに結合されるように適合され
    た出力をさらに含む、請求項３０に記載のタイミングシ
    ステム。
32. 【請求項３２】　　前記出力手段は前記第２のタイミン
    グクロックの立上りになるとすぐ出力されるべき前記デ
    ータを受信しかつ保持するように構成される、請求項３
    １に記載のタイミングシステム。
33. 【請求項３３】　　前記出力バッファは前記出力バッフ
    ァが前記第２のタイミングクロックの前記立上り縁に応
    答して出力されるべき前記データを保持することを可能
    にするための可能化入力をさらに含む、請求項３２に記
    載のタイミングシステム。
34. 【請求項３４】　　前記入力手段は第１および第２の直
    列に結合された電界効果トランジスタを含み、前記第１
    の電界効果トランジスタのゲートは前記第２の発生手段
    出力に結合され、かつ前記第２の電界効果トランジスタ
    のゲートは前記第２のタイミングクロックに結合される
    、請求項２８に記載のタイミングシステム。
35. 【請求項３５】　　インバータをさらに含み、前記第１
    および第２の電界効果トランジスタはＮ−チャネルトラ
    ンジスタであり、かつ前記第１の電界効果トランジスタ
    の前記ゲートは前記インバータによって前記第２の発生
    手段出力に結合される、請求項３４に記載のタイミング
    システム。
36. 【請求項３６】　　前記入力手段は前記受信された入力
    を安定化するためのラッチをさらに含む、請求項３５に
    記載のタイミングシステム。
37. 【請求項３７】　　前記第２の発生手段は前記内部に発
    生されたバスタイミングクロックの前記立上り縁を前記
    第１のタイミングクロックの前記立上り縁と前記第２の
    タイミングクロックの前記立下り縁とに実質的に一致さ
    せるための遅延手段を含む、請求項２５に記載のタイミ
    ングシステム。
38. 【請求項３８】　　前記遅延手段は複数個の直列に結合
    されたインバータを含む、請求項３７に記載のタイミン
    グシステム。
39. 【請求項３９】　　周波数分割器と、前記バッファ手段
    と前記第２の発生手段との間で前記周波数分割器を選択
    的に結合して前記内部に発生されたバスタイミングクロ
    ックを前記第１および第２のタイミングクロックの周波
    数の分数である周波数にするための選択手段とをさらに
    含む、請求項２５に記載のタイミングシステム。
40. 【請求項４０】　　前記周波数分割器は２で割る周波数
    分割器である、請求項３９に記載のタイミングシステム
    。
41. 【請求項４１】　　前記選択手段は前記バッファ手段に
    結合された第１の入力、前記周波数分割器に結合された
    第２の入力、前記第２の発生手段に結合された出力およ
    び制御入力を有するマルチプレクサを含む、請求項３９
    に記載のタイミングシステム。
42. 【請求項４２】　　前記第２の発生手段出力と前記バッ
    ファ手段入力は前記タイミングシステムが前記第２の動
    作モードで動作可能である場合に結合されるように配列
    されて前記第１の発生手段が前記外部から発生されたバ
    スタイミングクロミックに応答して前記第１および第２
    のタイミングクロックを発生することを許容する、請求
    項２４に記載のタイミングシステム。