JPH0430466A - 半導体電極 - Google Patents
半導体電極Info
- Publication number
- JPH0430466A JPH0430466A JP2135721A JP13572190A JPH0430466A JP H0430466 A JPH0430466 A JP H0430466A JP 2135721 A JP2135721 A JP 2135721A JP 13572190 A JP13572190 A JP 13572190A JP H0430466 A JPH0430466 A JP H0430466A
- Authority
- JP
- Japan
- Prior art keywords
- polysilicon
- film
- oxide film
- word line
- electrode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Electrodes Of Semiconductors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は半導体のキャパシタ等の電極に関するもので
ある。
ある。
従来、キャパシタ等に用いる導電体より成る電極の上に
おいては通常、酸化膜のみを用いるのが一般的であった
。
おいては通常、酸化膜のみを用いるのが一般的であった
。
例として、ダイナミック型ランダムアクセスメモリ（以
下ＤＲＡＭと呼ぷ）のメモリセルを構成するキャパシタ
の場合について説明する。第２図に示す様にしゃもじ型
をした。半導体基板中に不純物を注入させたフィールド
活性領域（１）と、その上に酸化膜や窒化膜より成る絶
縁膜（２）を介し、化学的に堆積させたポリシリコンに
よるセルプレート用の電極（３）とでエフのメモリセル
は構成すれる。
下ＤＲＡＭと呼ぷ）のメモリセルを構成するキャパシタ
の場合について説明する。第２図に示す様にしゃもじ型
をした。半導体基板中に不純物を注入させたフィールド
活性領域（１）と、その上に酸化膜や窒化膜より成る絶
縁膜（２）を介し、化学的に堆積させたポリシリコンに
よるセルプレート用の電極（３）とでエフのメモリセル
は構成すれる。
フィールド活性領域（１）が電気的な情報を蓄積するノ
ードであり、ポリシリコンの電極（２）は一定の電位に
固定され、酸化膜や窒化膜により両者は絶縁され、キャ
パシタとして機能する。
ードであり、ポリシリコンの電極（２）は一定の電位に
固定され、酸化膜や窒化膜により両者は絶縁され、キャ
パシタとして機能する。
半導体電極の製造方法としては、Ｐ型半導体基板（４）
において、まず第２図中のしゃもじ型のフィールド活性
領域（１）以外を素子分離のため厚（酸化し、キャパシ
タ部となるポリシリコンの下ＫＮ型の拡散層（１）とな
る様、砒素等の不純物をイオン注入により形成する。
において、まず第２図中のしゃもじ型のフィールド活性
領域（１）以外を素子分離のため厚（酸化し、キャパシ
タ部となるポリシリコンの下ＫＮ型の拡散層（１）とな
る様、砒素等の不純物をイオン注入により形成する。
その後、キャパシタ絶縁膜であるシリコン酸化膜（Ｓｉ
０２）＋３１を化学的に堆積させ、セルプレートとなる
第１ポリシリコン（２）を堆積させる。
０２）＋３１を化学的に堆積させ、セルプレートとなる
第１ポリシリコン（２）を堆積させる。
さらにセル選択用のトランジスタとするため。
酸化膜（３）を形成した後にＮ２０ポリシリコンヲ作成
シ、トランジスタのシース。ドレインとなるＮ型子鈍物
を注入し、読み出し／書き込みの情報伝達用のビットＩ
Ｉ（５）を、トランジスタのソースと電気的に接続する
為のコンタクトホール（６）全開ケタ後に、タングステ
ンシリサイド等の高融点金属のシリコン酸化物で形成す
る。
シ、トランジスタのシース。ドレインとなるＮ型子鈍物
を注入し、読み出し／書き込みの情報伝達用のビットＩ
Ｉ（５）を、トランジスタのソースと電気的に接続する
為のコンタクトホール（６）全開ケタ後に、タングステ
ンシリサイド等の高融点金属のシリコン酸化物で形成す
る。
Ｎ３図はそのメモリセル部の断面図を示している０
点線で示すように、セルプレートの上には隣のセルの選
択用のワード線（６）が走る事になる。この為、このワ
ード線（６）の下のセルプレートである第１ポリシリコ
ンは％第２ポリシリコンのデボや拡散層の不純物注入後
の熱処理で、ワード繰下以外の場所はさらに酸化されて
、グレインが成長して大きくなるにも拘わらず１元の小
さいグレインサイズのまま残る事になる。
択用のワード線（６）が走る事になる。この為、このワ
ード線（６）の下のセルプレートである第１ポリシリコ
ンは％第２ポリシリコンのデボや拡散層の不純物注入後
の熱処理で、ワード繰下以外の場所はさらに酸化されて
、グレインが成長して大きくなるにも拘わらず１元の小
さいグレインサイズのまま残る事になる。
その状態を第４図に示す。
従来の半導体電極は以上のように構成されていたので、
ワード線である第２ポリシリコンの下では、セルグレー
トである第１ポリシリコンが、さまざまな熱処理がある
Ｋも拘わらず酸化されずに小さいグレインサイズのま才
残る。
ワード線である第２ポリシリコンの下では、セルグレー
トである第１ポリシリコンが、さまざまな熱処理がある
Ｋも拘わらず酸化されずに小さいグレインサイズのま才
残る。
この時、＠１ポリシリコン膜で生じる応力に、小さいグ
レインサイズと大きいグレインサイズとの境界で不均衡
が生じ易くなる事が考えられる。
レインサイズと大きいグレインサイズとの境界で不均衡
が生じ易くなる事が考えられる。
不均衡が生じると、キャパシタ絶縁用の極めて薄い酸化
膜Ｋかかるストレスにも同様に不均衡か生じ、この酸化
膜にかかるストレスに不均衡があると絶縁用の酸化膜の
信頼性に大きｔ影響を与え。
膜Ｋかかるストレスにも同様に不均衡か生じ、この酸化
膜にかかるストレスに不均衡があると絶縁用の酸化膜の
信頼性に大きｔ影響を与え。
例えば製品となってからの連続使用中に発生するビット
不良を加速する要因とｔったり、さらにはその製品の寿
命を縮めるなどの問題点があった。
不良を加速する要因とｔったり、さらにはその製品の寿
命を縮めるなどの問題点があった。
この発明は上記のような問題点を解消する為になされた
もので、簡単な工程の追加でＷ、ｌポリシリコンのグレ
インサイズを揃えることができ、また酸化膜にかかるス
トレスを均一にして信頼性の高い半導体電極を得る事を
目的とする。
もので、簡単な工程の追加でＷ、ｌポリシリコンのグレ
インサイズを揃えることができ、また酸化膜にかかるス
トレスを均一にして信頼性の高い半導体電極を得る事を
目的とする。
この発明に係る半導体電極は、従来のポリシリコンの上
に保護膜を生成し、ポリシリコンのグレインサイズを均
一に揃えて、下の酸化膜Ｋかかるストレスを均一になる
ようにしたものである。
に保護膜を生成し、ポリシリコンのグレインサイズを均
一に揃えて、下の酸化膜Ｋかかるストレスを均一になる
ようにしたものである。
この発明における半導体電極は、薄い保護膜により覆わ
れている為、後の熱処理で酸化されてグレインか成長す
ることがなく、またワード線の上下によらずキャパシタ
用の酸化膜に接する面は、常にグレインの大きさか揃う
為に応力の不均衡か生じる事かない。
れている為、後の熱処理で酸化されてグレインか成長す
ることがなく、またワード線の上下によらずキャパシタ
用の酸化膜に接する面は、常にグレインの大きさか揃う
為に応力の不均衡か生じる事かない。
従ってキャパシタ用酸化膜Ｋかかるストレスはどこでも
均一となり、高い信頼性を確保する事が可能である。
均一となり、高い信頼性を確保する事が可能である。
以下、この発明の一実施例を図について説明するＯ
第１図はこの発明の一実施例であるメモリセルのワード
線部分の拡大断面図である。
線部分の拡大断面図である。
図において、（１）は拡散層、（２）はセルプレート用
ポリシリコン、（３）は酸化膜、（４）は基板、（６）
はワード線、（７）は窒化膜である。
ポリシリコン、（３）は酸化膜、（４）は基板、（６）
はワード線、（７）は窒化膜である。
第１図において、斜線で示すワード線（６）の下に位置
するセルプレート用ポリシリコン（２）は薄い窒化膜（
７）により保護されている。
するセルプレート用ポリシリコン（２）は薄い窒化膜（
７）により保護されている。
その結果、セルプレート用ポリシリコン（２）が。
熱処理でも酸化されずに小さいグレインサイズのまま残
っている。
っている。
半導体電極の製造方法としては従来の工程と同様に、基
板（４）上にフィールド活性領域（１）を作成した後、
キャパシタ用の酸化絶縁膜（３）を作成し、第１ポリシ
リコン（２）をまず堆積する。その後、窒化膜（’７）
を堆積した後に、酸化膜（３）を堆積する。
板（４）上にフィールド活性領域（１）を作成した後、
キャパシタ用の酸化絶縁膜（３）を作成し、第１ポリシ
リコン（２）をまず堆積する。その後、窒化膜（’７）
を堆積した後に、酸化膜（３）を堆積する。
その後のワード線（６）、ビット４１）（５）の作成に
関しては前記従来のものと全く同一方法で、何等問題は
ない。
関しては前記従来のものと全く同一方法で、何等問題は
ない。
以上のようにこの発明によれば、簡単な工程の追加だけ
で、信頼性が従来に比べ格段に向上した半導体に用いる
キャパシタ用の電極を得る事がで會る〇
で、信頼性が従来に比べ格段に向上した半導体に用いる
キャパシタ用の電極を得る事がで會る〇
第１図はこの発明の一実施例である半導体電極をＤＲＡ
Ｍのメモリセル部に適用した拡大断面図、第２図は従来
のＤＲＡＭにおけるメモリセル部の平面図、第３図は従
来のＤＲＡＭにおけるメモリセル部の断面図、第４図は
第３図の一部分の拡大断面図である。 図において、（１）は拡散層、（２）はセルプレート用
ポリシリコン、（３）は酸化膜、（４）は基板、（６）
はワード線、（７）は窒化膜を示す。 なお、図中、同一符号は同一 または相当部分を示す。
Ｍのメモリセル部に適用した拡大断面図、第２図は従来
のＤＲＡＭにおけるメモリセル部の平面図、第３図は従
来のＤＲＡＭにおけるメモリセル部の断面図、第４図は
第３図の一部分の拡大断面図である。 図において、（１）は拡散層、（２）はセルプレート用
ポリシリコン、（３）は酸化膜、（４）は基板、（６）
はワード線、（７）は窒化膜を示す。 なお、図中、同一符号は同一 または相当部分を示す。
Claims (1)
- Ｐ型、又はＮ型の半導体基板上に形成するキャパシタに
おいて、前記半導体基板を１方の電極とし、薄い酸化膜
を挾んでその上に形成するポリシリコン等の導体より成
る他方の電極の上に、窒化膜等の電気的に絶縁された保
護膜をのせたことを特徴とする半導体電極。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2135721A JPH0430466A (ja) | 1990-05-25 | 1990-05-25 | 半導体電極 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2135721A JPH0430466A (ja) | 1990-05-25 | 1990-05-25 | 半導体電極 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0430466A true JPH0430466A (ja) | 1992-02-03 |
Family
ID=15158331
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2135721A Pending JPH0430466A (ja) | 1990-05-25 | 1990-05-25 | 半導体電極 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0430466A (ja) |
-
1990
- 1990-05-25 JP JP2135721A patent/JPH0430466A/ja active Pending
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