JPH0430533A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0430533A JPH0430533A JP2137541A JP13754190A JPH0430533A JP H0430533 A JPH0430533 A JP H0430533A JP 2137541 A JP2137541 A JP 2137541A JP 13754190 A JP13754190 A JP 13754190A JP H0430533 A JPH0430533 A JP H0430533A
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- Japan
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- semiconductor substrate
- film
- electrode pad
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- resistant polymer
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/01—Manufacture or treatment
- H10W72/019—Manufacture or treatment of bond pads
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/01—Manufacture or treatment
- H10W72/012—Manufacture or treatment of bump connectors, dummy bumps or thermal bumps
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/20—Bump connectors, e.g. solder bumps or copper pillars; Dummy bumps; Thermal bumps
- H10W72/251—Materials
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/20—Bump connectors, e.g. solder bumps or copper pillars; Dummy bumps; Thermal bumps
- H10W72/29—Bond pads specially adapted therefor
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
本発明は。
関し。
半導体装置のバンブ電極製造方法に
電極パッド間の耐熱性ポリマー膜の変質によるリーク等
の障害を防止する方法を得ることを目的とし フィールド絶縁膜で被覆された半導体基板上に電極パッ
ドを形成する工程と、該半導体基板上全面にカバー絶縁
膜を被覆し、該電極パッド上に開口部を設ける工程と、
該半導体基板上全面に耐熱性ポリマー膜を塗布し、該電
極パッド上に開口部を設けると同時に、該電極パッドを
含む周辺以外の耐熱性ポリマー膜を除去する工程と、該
半導体基板全面にバリアメタル層を形成する工程と、該
半導体基板上にレジストをマスクとして、金属バンプを
形成する工程と、該金属バンプをマスクとして、該バリ
アメタル層を除去する工程とを含むように、或いは、フ
ィールド絶縁膜で被覆された半導体基板上に電極パッド
を形成する工程と、該半導体基板上全面にカバー絶縁膜
を被覆し、該電極パッド上に開口部を設ける工程と、該
半導体基板上全面に耐熱性ポリマー膜を塗布し、該電極
パッド上に開口部を設ける工程と、該半導体基板全面に
バリアメタル層を形成する工程と、該半導体基板上にレ
ジストをマスクとして、金属バンプを形成する工程と、
該金属バンプをマスクとして該バリアメタル層及び該耐
熱性ポリマー膜を除去する工程とを含むように構成する
。
の障害を防止する方法を得ることを目的とし フィールド絶縁膜で被覆された半導体基板上に電極パッ
ドを形成する工程と、該半導体基板上全面にカバー絶縁
膜を被覆し、該電極パッド上に開口部を設ける工程と、
該半導体基板上全面に耐熱性ポリマー膜を塗布し、該電
極パッド上に開口部を設けると同時に、該電極パッドを
含む周辺以外の耐熱性ポリマー膜を除去する工程と、該
半導体基板全面にバリアメタル層を形成する工程と、該
半導体基板上にレジストをマスクとして、金属バンプを
形成する工程と、該金属バンプをマスクとして、該バリ
アメタル層を除去する工程とを含むように、或いは、フ
ィールド絶縁膜で被覆された半導体基板上に電極パッド
を形成する工程と、該半導体基板上全面にカバー絶縁膜
を被覆し、該電極パッド上に開口部を設ける工程と、該
半導体基板上全面に耐熱性ポリマー膜を塗布し、該電極
パッド上に開口部を設ける工程と、該半導体基板全面に
バリアメタル層を形成する工程と、該半導体基板上にレ
ジストをマスクとして、金属バンプを形成する工程と、
該金属バンプをマスクとして該バリアメタル層及び該耐
熱性ポリマー膜を除去する工程とを含むように構成する
。
〔産業上の利用分野］
本発明は、半導体装置のバンプ電極製造方法に関する。
近年、高速情報処理の発達に伴い、高集積、高速、微細
化した半導体装置の開発が要望されており、このために
高速集積回路素子の開発、さらには、これを構成するた
めの精密微細な配線形成技術の高度開発が要望されてい
る。
化した半導体装置の開発が要望されており、このために
高速集積回路素子の開発、さらには、これを構成するた
めの精密微細な配線形成技術の高度開発が要望されてい
る。
〔従来の技術］
第４図は従来例の説明図である。
図において、１０は半導体基板、 １１はフィールド絶
縁膜、１２は電極パッド、１３はカバー絶縁膜、１４は
ポリイミド膜、 １５はバリアメタル層、１６は金属バ
ンプである。
縁膜、１２は電極パッド、１３はカバー絶縁膜、１４は
ポリイミド膜、 １５はバリアメタル層、１６は金属バ
ンプである。
高集積回路素子のパッケージへの多数且つ微細な配線を
形成するためには、金属バンプ電極の利用開発が重要な
鍵となる。特に、金属ハンプはより小さく、より精密に
安定して作成することが重要である。
形成するためには、金属バンプ電極の利用開発が重要な
鍵となる。特に、金属ハンプはより小さく、より精密に
安定して作成することが重要である。
第４図に示すように、従来のバンブ電極において、金属
バンプ１６のめっき層の下側に敷かれたポリイミド膜１
４は、ボンディング時の加圧等のショックにより、素子
のカバー絶縁膜１３に破損が生して、バンプ電極配線間
のリークが生ずることを防く目的で形成されている。
バンプ１６のめっき層の下側に敷かれたポリイミド膜１
４は、ボンディング時の加圧等のショックにより、素子
のカバー絶縁膜１３に破損が生して、バンプ電極配線間
のリークが生ずることを防く目的で形成されている。
しかし、現行のポリイミド膜等の耐熱性ポリマーは、半
導体チップの全面に被覆形成されているために 電極パ
ッドと電極パッドの間もポリイミド膜で繋がった状態に
ある。このため１組立てや実装時の熱等により、ポリイ
ミド膜の絶縁性が損なわれた場合、電極パッド間にリー
クが生ずることとなる。
導体チップの全面に被覆形成されているために 電極パ
ッドと電極パッドの間もポリイミド膜で繋がった状態に
ある。このため１組立てや実装時の熱等により、ポリイ
ミド膜の絶縁性が損なわれた場合、電極パッド間にリー
クが生ずることとなる。
本発明は、このリーク等による障害を防止する方法を得
ることを目的として、提供されるものである。
ることを目的として、提供されるものである。
第１図は本発明の原理説明図である。
図において、１は半導体基板、２はフィールド絶縁膜、
３は電極パッド、４はカバー絶縁膜、＋電」Ｗ斧ｉ６は
耐熱性ポリマー膜、７はバリアメタル層、８は金属バン
プ、Ｊ４＝４→句←←勝である。
３は電極パッド、４はカバー絶縁膜、＋電」Ｗ斧ｉ６は
耐熱性ポリマー膜、７はバリアメタル層、８は金属バン
プ、Ｊ４＝４→句←←勝である。
本発明は、上記問題点の電極パッド間リークを遮断する
ために、耐熱性ポリマー膜の形成時に。
ために、耐熱性ポリマー膜の形成時に。
電極パッド間の耐熱性ポリマー膜を除去分離して形成す
る。
る。
即ち、先ず、第２図（ａ）に示すように、フィールド絶
縁膜２で被覆された半導体基板１上に電極パッド３を形
成する工程と。
縁膜２で被覆された半導体基板１上に電極パッド３を形
成する工程と。
第２図（ｂ）に示すように、該半導体基板１上全面にカ
バー絶縁膜４を被覆し、該電極パッド３上に開口部５を
設ける工程と。
バー絶縁膜４を被覆し、該電極パッド３上に開口部５を
設ける工程と。
第２図（Ｃ）に示すように、該半導体基板１上全面に耐
熱性ポリマー膜６を塗布し、該電極パッド３上に開口部
を設けると同時に、該電極パッド３を含む周辺以外の耐
熱性ポリマー膜６を除去する工程と。
熱性ポリマー膜６を塗布し、該電極パッド３上に開口部
を設けると同時に、該電極パッド３を含む周辺以外の耐
熱性ポリマー膜６を除去する工程と。
第２図（ｄ）に示すように、該半導体基板ｌ全面にバリ
アメタル層７を形成する工程と。
アメタル層７を形成する工程と。
第２図（ｅ）に示すように、該半導体基板１上にレジス
ト膜９をマスクとして、金属バンプ８を形成する工程と
。
ト膜９をマスクとして、金属バンプ８を形成する工程と
。
第２図（ｆ）に示すように、該金属バンプ８をマスクと
して、該バリアメタル層７を除去する工程とを含むこと
により。
して、該バリアメタル層７を除去する工程とを含むこと
により。
或いは、第２の方法として、第３図（ａ）に示すように
、フィールド絶縁膜２で被覆された半導体基板１上に電
極パッド３を形成する工程と。
、フィールド絶縁膜２で被覆された半導体基板１上に電
極パッド３を形成する工程と。
第２図（ｂ）に示すように、該半導体基板１上全面にカ
バー絶縁膜４を被覆し、該電極パッド３上に開口部５を
設ける工程と。
バー絶縁膜４を被覆し、該電極パッド３上に開口部５を
設ける工程と。
第２図（Ｃ）に示すように、該半導体基板１上全面に耐
熱性ポリマー膜６を塗布し、該電極パッド３上に開口部
を設ける工程と。
熱性ポリマー膜６を塗布し、該電極パッド３上に開口部
を設ける工程と。
第２図（ｄ）に示すように、該半導体基板１全面にバリ
アメタル層７を形成する工程と。
アメタル層７を形成する工程と。
第２図（ｅ）に示すように、該半導体基板１上にレジス
ト膜９をマスクとして、金属バンプ８を形成する工程と
。
ト膜９をマスクとして、金属バンプ８を形成する工程と
。
第２図（ｆ）に示すように、該金属バンプ８をマスクと
して、該バリアメタル層７及び耐熱性ポリマー膜６を除
去する工程とを含むことにより達成される。
して、該バリアメタル層７及び耐熱性ポリマー膜６を除
去する工程とを含むことにより達成される。
本発明のように、耐熱性ポリマー膜の形成時に。
電極パッド間の耐熱性ポリマー膜を除去分離することに
よって、電極パッド間のリークがなくなる。
よって、電極パッド間のリークがなくなる。
第２図は本発明の第１の実施例の工程順模式断面図、第
３図は本発明の第２の実施例の工程順模式断面図である
。
３図は本発明の第２の実施例の工程順模式断面図である
。
図において、■は半導体基板、２はフィールド絶縁膜、
３は電極パッド、４はカバー絶縁膜、５は開口部、６は
耐熱性ポリマー膜、７はバリアメタル層、８は金属バン
プ、９はレジスト膜である。
３は電極パッド、４はカバー絶縁膜、５は開口部、６は
耐熱性ポリマー膜、７はバリアメタル層、８は金属バン
プ、９はレジスト膜である。
第２図により本発明の第１の実施例を説明する。
第２図（ａ）に示すように、半導体基板１としてシリコ
ン（Ｓｉ）基板を使用し、フィールド絶縁膜として、
ＳｉＯ熱酸化膜を６，０００人の厚さに形成する。
ン（Ｓｉ）基板を使用し、フィールド絶縁膜として、
ＳｉＯ熱酸化膜を６，０００人の厚さに形成する。
その上に、 Ａｆを１μｍの厚さにスパッタ法により
蒸着し、パターニングして、電極パッド３を形成する。
蒸着し、パターニングして、電極パッド３を形成する。
第２図（ｂ）に示すように、 ＣＶＤ法により、 Ｓ
ｉ基板１上にカバー絶縁膜４としてのＰＳＧ膜を１μｍ
の厚さに被覆し、金属バンプ形成用として、Ａｆの電極
バッド３の上にのみ開口部５を形成する。
ｉ基板１上にカバー絶縁膜４としてのＰＳＧ膜を１μｍ
の厚さに被覆し、金属バンプ形成用として、Ａｆの電極
バッド３の上にのみ開口部５を形成する。
第２図（Ｃ）に示すように、耐熱性ポリマー膜６として
使用するポリイミド膜を３μｍの厚さに塗布し、乾燥処
理を行った後、パターニングして。
使用するポリイミド膜を３μｍの厚さに塗布し、乾燥処
理を行った後、パターニングして。
電極パッド３上に開口部５を設けるとともに、電極バッ
ド３の周囲を除いて、耐熱性ポリマー膜６としてのポリ
イミド膜をアルカリ系水溶液により除去する。
ド３の周囲を除いて、耐熱性ポリマー膜６としてのポリ
イミド膜をアルカリ系水溶液により除去する。
第２図（ｄ）に示すように、 Ｓｉ基板１の全面に。
スパッタ法によりチタン（Ｔｉ）を３，０００人、その
上にパラジウム（Ｐｄ）を３，０００人の厚さに順次蒸
着してバリアメタル層７を形成する。
上にパラジウム（Ｐｄ）を３，０００人の厚さに順次蒸
着してバリアメタル層７を形成する。
第２図（ｅ）に示すように、めっき法により。
レジスト膜９をマスクとして、金（Ａｕ）のハンプ８を
電極パッド３上に、バリアメタル層７を介して２５μｍ
の厚さに形成する。
電極パッド３上に、バリアメタル層７を介して２５μｍ
の厚さに形成する。
第２図（ｆ）に示すように、レジスト膜９を除去した後
、金のバンプ８をマスクとして、バリアメタル層７をエ
ツチング除去する。
、金のバンプ８をマスクとして、バリアメタル層７をエ
ツチング除去する。
第２の実施例では、第３図に示すように、耐熱性ポリマ
ー膜６としてのポリイミド膜は最初にパターニングによ
りエツチングすることなく、金属バンプ８を形成後に、
金属バンプ８をマスクとして、バリアメタル層７をウェ
ットエツチングで除去し、その後、金属バンブ８をマス
クとして、耐熱性ポリマー膜６としてのポリイミド膜を
酸素プラズマによるアッシングで除去する。
ー膜６としてのポリイミド膜は最初にパターニングによ
りエツチングすることなく、金属バンプ８を形成後に、
金属バンプ８をマスクとして、バリアメタル層７をウェ
ットエツチングで除去し、その後、金属バンブ８をマス
クとして、耐熱性ポリマー膜６としてのポリイミド膜を
酸素プラズマによるアッシングで除去する。
なお１以上の本発明の一実施例では、耐熱性ポリマー膜
としてポリイミド膜を取り上げて説明してきたが ポリ
アミドイミドや芳香族系ポリマー等、他の耐熱性ポリマ
ー膜に置き換えてもかまわない。
としてポリイミド膜を取り上げて説明してきたが ポリ
アミドイミドや芳香族系ポリマー等、他の耐熱性ポリマ
ー膜に置き換えてもかまわない。
以上説明したように９本発明によれば、耐熱性ポリマー
膜の形成時に電極パッド間の耐熱性ポリマー膜を除去す
るために、電極パッド間でのリークがなくなり、信較性
の向上に寄与するところが大きい。
膜の形成時に電極パッド間の耐熱性ポリマー膜を除去す
るために、電極パッド間でのリークがなくなり、信較性
の向上に寄与するところが大きい。
第１図は本発明の原理説明図
第２図は本発明の第１の実施例の工程順模式断面図。
第３図は本発明の第２の実施例の工程順模式断面図。
第４図は従来例の説明図
である。
図において。
１は半導体基板、 ２はフィールド絶縁膜。
３は電極パッド、 ４はカバー絶縁膜５は開口部、
６は耐熱性ポリマー膜。 ７はバリアメタル層、８は金属バンプ。 ９はレジスト膜
６は耐熱性ポリマー膜。 ７はバリアメタル層、８は金属バンプ。 ９はレジスト膜
Claims (1)
- 【特許請求の範囲】 １）フィールド絶縁膜（２）で被覆された半導体基板（
１）上に電極パッド（３）を形成する工程と、該半導体
基板（１）上全面にカバー絶縁膜（４）を被覆し、該電
極パッド（３）上に開口部（５）を設ける工程と、該半
導体基板（１）上全面に耐熱性ポリマー膜（６）を塗布
し、該電極パッド（３）上に開口部を設けると同時に、
該電極パッド（３）を含む周辺以外の該耐熱性ポリマー
膜（６）を除去する工程と、 該半導体基板（１）全面にバリアメタル層（７）を形成
する工程と、 該半導体基板（１）上にレジスト膜（９）をマスクとし
て、金属バンプ（８）を形成する工程と、 該金属バンプ（８）をマスクとして、該バリアメタル層
（７）を除去する工程とを含むことを特徴とする半導体
装置の製造方法。 ２）フィールド絶縁膜（２）で被覆された半導体基板（
１）上に電極パッド（３）を形成する工程と、該半導体
基板（１）上全面にカバー絶縁膜（４）を被覆し、該電
極パッド（３）上に開口部（５）を設ける工程と、該半
導体基板（１）上全面に耐熱性ポリマー膜（６）を塗布
し、該電極パッド（３）上に開口部を設ける工程と、 該半導体基板（１）全面にバリアメタル層（７）を形成
する工程と、 該半導体基板（１）上にレジスト膜（９）をマスクとし
て、金属バンプ（８）を形成する工程と、 該金属バンプ（８）をマスクとして、該バリアメタル層
（７）及び該耐熱性ポリマー膜（６）を除去する工程と
を含むことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2137541A JPH0430533A (ja) | 1990-05-28 | 1990-05-28 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2137541A JPH0430533A (ja) | 1990-05-28 | 1990-05-28 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0430533A true JPH0430533A (ja) | 1992-02-03 |
Family
ID=15201101
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2137541A Pending JPH0430533A (ja) | 1990-05-28 | 1990-05-28 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0430533A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6593220B1 (en) * | 2002-01-03 | 2003-07-15 | Taiwan Semiconductor Manufacturing Company | Elastomer plating mask sealed wafer level package method |
| US7098127B2 (en) * | 2002-12-02 | 2006-08-29 | Seiko Epson Corporation | Semiconductor device, method for manufacturing the same, circuit substrate, electro-optical apparatus, and electronic equipment |
-
1990
- 1990-05-28 JP JP2137541A patent/JPH0430533A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6593220B1 (en) * | 2002-01-03 | 2003-07-15 | Taiwan Semiconductor Manufacturing Company | Elastomer plating mask sealed wafer level package method |
| US7098127B2 (en) * | 2002-12-02 | 2006-08-29 | Seiko Epson Corporation | Semiconductor device, method for manufacturing the same, circuit substrate, electro-optical apparatus, and electronic equipment |
| US7132749B2 (en) * | 2002-12-02 | 2006-11-07 | Seiko Epson Corporation | Semiconductor device, method for manufacturing the same, circuit substrate, electro-optical apparatus, and electronic equipment |
| US7795129B2 (en) | 2002-12-02 | 2010-09-14 | Seiko Epson Corporation | Semiconductor device, method for manufacturing the same, circuit substrate, electro-optical apparatus, and electronic equipment |
| US9362246B2 (en) | 2002-12-02 | 2016-06-07 | Seiko Epson Corporation | Semiconductor device, method for manufacturing the same, circuit substrate, electro-optical apparatus, and electronic equipment |
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