JPH08172171A - 半導体素子のキャパシター製造方法 - Google Patents

半導体素子のキャパシター製造方法

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JPH08172171A
JPH08172171A JP7181555A JP18155595A JPH08172171A JP H08172171 A JPH08172171 A JP H08172171A JP 7181555 A JP7181555 A JP 7181555A JP 18155595 A JP18155595 A JP 18155595A JP H08172171 A JPH08172171 A JP H08172171A
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capacitor
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spacer
forming
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Jeong Ho Kim
正浩 金
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Abstract

(57)【要約】 【目的】 本発明はキャパシターの静電容量を増加させ
半導体素子の高集積化を可能にするための半導体素子の
キャパシター製造方法に関する。 【構成】 半導体基板の上部に凸凹形に形成された多数
の側壁を備えた円筒型貯蔵電極を形成することにより貯
蔵電極の表面積を増加させ、後に誘電体膜とプレート電
極を形成することによりキャパシターの静電容量を増加
させ半導体素子の高集積化を達成することかできるよう
になる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体素子のキャパ
シター製造方法に関し、特に高集積化された半導体素子
でキャパシターの静電容量を確保するため多重円筒型に
貯蔵電極を形成することにより、貯蔵電極の表面積を増
加させ半導体素子のキャパシター静電容量を増加させる
技術に関する。
【０００２】
【従来の技術】半導体素子の高集積化に伴いセルの大き
さが減少するので、貯蔵電極の表面積に比例する静電容
量を十分に確保することが難しくなっている。
【０００３】特に、一つのＭＯＳトランジスタとキャパ
シターで構成されるＤＲＡＭ素子においては、チップ上
で多くの面積を占めるキャパシターの静電容量を大きく
しながら面積を減らすことが高集積化に重要な課題とな
る。
【０００４】従来からキャパシターの静電容量を増加さ
せるために誘電定数が高い物質を誘電体に用いたり、誘
電膜を薄く形成したり又はキャパシターの表面積を増加
させる等の方法を用いてきた。
【０００５】
【発明が解決しようとする課題】しかし、このような方
法等は全て問題点を有してする。
【０００６】即ち、高い誘電定数を有する誘電物質、例
えば、Ｔａ2 Ｏ5 、ＴｉＯ2 はＳｒＴｉＯ3 等は信頼度
及び薄膜特性等が明確に確認されておらず実際上素子に
適用することが難しいという問題があり、誘電膜厚さを
減少させる方法は素子動作の際に、誘電膜が破壊されて
キャパシターの信頼度に深刻な影響を及ぼすという問題
がある。
【０００７】また、キャパシターの表面積を増加させる
ためにポリシリコンを多層に形成した後、これらを貫通
して互いに連結させるピン（Ｐｉｎ）構造や、円筒又は
四角枠状の迷路構造で形成した構造、又は所定構造の貯
蔵電極の表面にシリコンでなる半球形グレイン（ｈｅｍ
ｉ ｓｐｈｅｒｉｃａｌ ｇｒａｉｎ）を形成した構造
が提案されたりした。しかし、このような方法等もＤＲ
ＡＭの高集積化に伴い面積がさらに減少し、依然として
十分な静電容量を確保することが難しいという問題点が
ある。
【０００８】従来の円筒形キャパシターを記述すると次
の通りである。
【０００９】まず、半導体基板上に所定の下部構造物、
例えば素子分離のための素子分離絶縁膜と、ＭＯＳ電界
効果トランジスタ及びそのドレイン電極と接触するビッ
トラインを順次形成し、ソース電極を露出させる貯蔵電
極コンタクトホールを備える平坦化層である絶縁膜パタ
ーンを塗布する。
【００１０】また、前記貯蔵電極コンタクトホールを埋
め込む第１導電層を蒸着した後、その上部に犠牲膜パタ
ーンを形成し全体構造の上部に第２導電層を蒸着した
後、前記第２導電層を異方性エッチングし前記犠牲膜パ
ターンを除去して第１及び第２導電層で形成された円筒
形貯蔵電極を形成した。
【００１１】前記のような従来の円筒形キャパシター
は、空洞型（ｃａｖｉｔｙ ｔｙｐｅ）キャパシターに
比べ段差を低くするという長所はあるが、高集積化され
る半導体素子に十分な静電容量を確保するのには困難で
あるという問題点がある。
【００１２】従って、本発明は従来技術の問題点を解決
するため円筒形貯蔵電極を形成するが、凸凹型に多数個
を形成することにより貯蔵電極の表面積を拡大させキャ
パシターの静電容量を増加させる半導体素子のキャパシ
ター製造方法を提供することにその目的がある。
【００１３】
【課題を解決するための手段】以上の目的を達成するた
めの本発明の特徴は、半導体基板の上部に下部絶縁層を
形成し、コンタクトマスクを用いて前記半導体基板が露
出するようコンタクトホールを形成した後、前記コンタ
クトホールの側壁に絶縁膜スペーサーを形成し、前記コ
ンタクトホールを介して前記半導体基板と接続するよう
第１導電層を蒸着しその上部に第１、２、３犠牲膜を蒸
着する工程と、貯蔵電極マスクを用いて前記第３、２、
１犠牲膜をエッチングした後、前記第２犠牲膜を一定厚
さに側面エッチングする工程と、全体構造上部に第２導
電層を一定厚さに蒸着し、異方性エッチングを行い第２
導電体スペーサーを形成する工程と、全体構造の上部に
酸化膜を一定厚さに蒸着し異方性エッチングを行うが、
過エッチングして酸化膜スペーサーと第１導電層パター
ンを形成する工程と、全体構造の上部に第３導電層を一
定厚さに蒸着し異方性エッチングを行い第３導電層スペ
ーサーを形成し、前記露出した第１、２、３犠牲膜と酸
化膜スペーサーを湿式方法で除去することにより側壁が
凸凹形になるように円筒形貯蔵電極を形成する工程を含
むことにある。
【００１４】
【発明の実施の形態】以下、添付された図面を参考にし
て本発明を詳細に説明する。
【００１５】図１乃至図６は、本発明の実施例による半
導体素子のキャパシター製造工程を示した断面図であ
る。
【００１６】図１は、半導体基板（１）の上部に下部絶
縁層（３）を形成し、コンタクトマスクを用いて前記半
導体基板（１）の予定された部位を露出させたコンタク
トホール（１０）を形成した後、前記コンタクトホール
（１０）の側壁に絶縁膜スペーサー（５）を形成し、前
記コンタクトホール（１０）を介して前記半導体基板
（１）に接続するよう第１導電層（７）を蒸着した後、
その上部に第１、２、３犠牲膜（９、１１、１３）を一
定厚さに蒸着し、貯蔵電極マスク（図示せず）を用いて
前記第３、２、１犠牲膜（１３、１１、９）をエッチン
グした後、前記第１、３犠牲膜（９、１３）と第２犠牲
膜（１１）のエッチング選択比の差を用いて前記第２犠
牲膜（１１）の側面を一定厚さに側面エッチングしたこ
とを示す断面図で、前記第１、３犠牲膜（９、１３）は
テオス（ＴＥＯＳ：Ｔｅｔｒａ Ｅｔｈｙｌ Ｏｒｔｈ
ｏ Ｓｉｌｉｃａｔｅ、以下ＴＥＯＳという）で形成
し、前記第２犠牲膜（１１）はオゾン−ピー、エス、ジ
ー（Ｏ3 −ＰＳＧ：Ｏ3 −Ｐｈｏｓｐｈｏ Ｓｉｌｉｃ
ａｔｅ Ｇｌａｓｓ、以下Ｏ3 −ＰＳＧという）で形成
したもので、前記第２犠牲膜（１１）の側面エッチング
工程は５０：１のビー、オー、イー（ＢＯＥ：Ｂｕｆｆ
ｅｒｅｄ Ｏｘｉｄｅ Ｅｔｃｈａｎｔ、以下ＢＯＥと
いう）溶液を用いて行ったものである。一般に、前記第
１、３犠牲膜（９、１３）を構成するＴＥＯＳと前記第
２犠牲膜（１１）を構成するＯ3 −ＰＳＧのエッチング
選択比の差は１０以上である。
【００１７】図２は、全体構造の上部に一定厚さの第２
導電層（１５）を蒸着したものを示す断面図で、前記第
２導電層（１５）は多結晶シリコンで形成したものであ
る。
【００１８】図３は、前記第２導電層（１５）を異方性
エッチングして前記第１、２、３犠牲膜（９、１１、１
３）の側壁に第２導電層スペーサー（１７）を形成し、
全体構造の上部に酸化膜を一定厚さに蒸着した後、異方
性エッチングを行って前記第２導電層スペーサー（１
７）の側壁に酸化膜スペーサー（１９）を形成したもの
を示した断面図で、前記異方性エッチング工程の際、過
エッチングして前記第１導電層（７）をエッチングする
ことにより第１導電層パターン（７´）を形成したもの
である。
【００１９】図４は、全体構造上部に第３導電層（２
１）を一定厚さに蒸着したものを示す断面図で、前記第
３導電層（２１）は多結晶シリコンで形成したものであ
る。
【００２０】図５は、異方性エッチングを行い前記第３
導電層スペーサー（２３）を形成したものを示した断面
図である。
【００２１】図６は、前記露出した第１、２、３犠牲膜
（９、１１、１３）と酸化膜スペーサー（２３）を湿式
方法で除去することにより円筒形貯蔵電極（２５）を形
成したものを示した断面図で、前記湿式方法は９：１の
ＢＯＥ溶液で行ったものであり、前記円筒形貯蔵電極
（２５）の側壁は凸凹型で形成し、しかも二つの側壁で
形成した。ここで、前記酸化膜スペーサー及び導電層ス
ペーサーをさらに形成することにより、前記円筒形貯蔵
電極（２５）の側壁を多数個に形成して表面積を増加さ
せることにより、後に誘電体膜とプレート電極を形成す
ることによりキャパシターの静電容量を増加させること
ができる。
【００２２】
【発明の効果】前記した本発明によると、円筒形貯蔵電
極を形成するが前記貯蔵電極の側壁を多数個の凸凹形に
形成することにより、キャパシターの静電容量を増加さ
せ半導体素子の高集積化を可能にする。
【図面の簡単な説明】
【図１】本発明による半導体素子のキャパシター製造工
程を示した断面図。
【図２】本発明による半導体素子のキャパシター製造工
程を示した断面図。
【図３】本発明による半導体素子のキャパシター製造工
程を示した断面図。
【図４】本発明による半導体素子のキャパシター製造工
程を示した断面図。
【図５】本発明による半導体素子のキャパシター製造工
程を示した断面図。
【図６】本発明による半導体素子のキャパシター製造工
程を示した断面図。
【符号の説明】
１…半導体基板、３…下部絶縁層、５…絶縁膜スペーサ
ー、７…第１導電層、７´…第１導電体パターン、９…
第１犠牲膜、１１…第２犠牲膜、１３…第３犠牲膜、１
５…第２導電層、１７…第２導電層スペーサー、１９…
酸化膜スペーサー、２１…第３導電層、２３…第３導電
層スペーサー、２５…円筒形貯蔵電極。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/822

Claims (7)

    【特許請求の範囲】
  1. 【請求項１】 半導体素子のキャパシター製造方法にお
    いて、 半導体基板上部に下部絶縁層を形成し、コンタクト マ
    スクを用いて前記半導体基板が露出するようコンタクト
    ホールを形成した後、前記コンタクトホールの側壁に絶
    縁膜スペーサーを形成し、前記コンタクトホールを介し
    前記半導体基板と接続するよう第１導電層を蒸着し、そ
    の上部に第１、２、３犠牲膜を蒸着する工程と、 貯蔵電極マスクを用いて前記第３、２、１犠牲膜をそれ
    ぞれエッチングした後、前記第２犠牲膜を一定厚さに側
    面エッチングする工程と、 全体構造の上部に第２導電層を一定厚さに蒸着し、異方
    性エッチングを行い第２導電体スペーサーを形成する工
    程と、 全体構造の上部に酸化膜を一定厚さに蒸着し、異方性エ
    ッチングを行うが、過エッチングして酸化膜スペーサー
    と第１導電層パターンを形成する工程と、 全体構造の上部に第３導電層を一定厚さに蒸着し、異方
    性エッチングを行い第３導電層スペーサーを形成し、前
    記露出した第１、２、３犠牲膜と酸化膜スペーサーを湿
    式方法で除去することにより、側壁が凸凹形になるよう
    円筒形貯蔵電極を形成する工程を含むことを特徴とする
    半導体素子のキャパシター製造方法。
  2. 【請求項２】 前記第１、２、３導電層は多結晶シリコ
    ンで形成することを特徴とする請求項１記載の半導体素
    子のキャパシター製造方法。
  3. 【請求項３】 前記第１、３犠牲膜はＴＥＯＳで形成す
    ることを特徴とする請求項１記載の半導体素子のキャパ
    シター製造方法。
  4. 【請求項４】 前記第２犠牲膜はＯ3 −ＰＳＧで形成す
    ることを特徴とする請求項１記載の半導体素子のキャパ
    シター製造方法。
  5. 【請求項５】 前記第２犠牲膜は５０：１のＢＯＥ溶液
    を用い側面エッチングすることにより形成したことを特
    徴とする請求項１記載の半導体素子のキャパシター製造
    方法。
  6. 【請求項６】 前記第１、２、３犠牲膜スペーサーは
    ９：１のＢＯＥ溶液で除去することを特徴とする請求項
    １記載の半導体素子のキャパシター製造方法。
  7. 【請求項７】 前記貯蔵電極の側壁を多数形成すること
    を特徴とする請求項１記載の半導体素子のキャパシター
    製造方法。
JP7181555A 1994-07-18 1995-07-18 半導体素子のキャパシター製造方法 Pending JPH08172171A (ja)

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KR1019940017301A KR960006030A (ko) 1994-07-18 1994-07-18 반도체소자의 캐패시터 제조방법
KR94-17301 1994-07-18

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