JPH01106247A

JPH01106247A - メモリカード

Info

Publication number: JPH01106247A
Application number: JP62265592A
Authority: JP
Inventors: Kenji Ishikawa; 石河　賢治
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1987-10-20
Filing date: 1987-10-20
Publication date: 1989-04-24

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は半導体記憶素子を用い、誤り訂正機能を有する
記憶装置のメモリカードに関し、特に記憶素子の障害時
に於けるチップ切替え手段の構成をとっているメモリカ
ードに関する。

〔従来の技術〕

近年は、コンピュータシステムの信顆度向上の一環とし
て、主記憶装置に於ける１ビット誤り訂正・２ビット誤
り検出符号（ＳＥＣ−ＤＥＤ）方式は今や当り前となり
、今後は固定単一ビット障害、をシステム運用中に於い
て放置しておくのではなく、いかにシステム運用をスト
ップせずして当該障害ビットの除去を代替えビットへ移
行させるかが問題となってきている。

〔発明が解決しようとする問題点〕

従来の記憶装置では、単一ビット障害が発生した場合に
は、ＥＣＣに依り障害時のアドレス情報とビット位置情
報を一時保持回路に登録すると共に、システム全般のサ
ービス支援を行うサービスプロセッサ（ｓｖｐ）に通知
を行い、保持回路上の情報を転送し、ＳＶＰ内の記憶部
に登録しておき、定期保守時に保守員に依ってＳＶＰ内
の１ビット障害時の履歴情報を採取して記憶装置の電源
を遮断し、障害ビットに対応するメモリカードの交換を
行って対処している。

此の様な対応に於ては、２４時間運転等のシステムでは
、仮に１ビット固定障害のまま、運転していてデータ系
の共通制御回路や、あるいは、記憶部で障害ビットと同
じワード線上にある他のビット（記憶素子）で間欠的に
１ビット障害が発生すると、複数ビット障害となり、場
合によってはシステムダウンに波及する恐れがある。従
って、此の様な場合には、１ビット固定障害が検出され
た場合には、即、何等かの方法で代替用ビット（記憶素
子）に切り替える事が望まれる。

〔問題点を解決するための手段〕

本発明のメモリカードは、誤り訂正機能を有する記憶装
置に用いられ、データの記憶保持を行う半導体記憶素子
のアレイを１チツプＸ（Ｎ＋１）ビット構成とし、此等
アレイに対して、パッケージ端子からのアドレス信号及
び動作タイミングを供給する手段と、端子からの書込デ
ータ（Ｎビット）を、各アレイに対して供給する手段と
共に、第１の選択回路にも供給し、本回路の出力を前記
アレイの付加１ビットの記憶素子へ転送する手段と、ア
レイからの各記憶素子の読出データ（Ｎビット）と付加
記憶素子からの読出データ（１ビット）とを各々第２の
選択回路へ供給し、この回路出力を端子へ転送する手段
と、前記付加記憶素子の読出データと当該ビットへ振り
分けを行われている対応する前記アレイの記憶素子の読
出データとを各々入力とし、端子からの制御信号に依り
比較一致を行う回路と、この回路出力を端子へ転送する
手段と、端子から供給されるビット選択を前記第１およ
び第２の選択回路へ供給する手段と、端子から供給され
る選択制御信号を前記第２の選択回路へ供給する手段か
ら成る構成を有する。

〔実施例〕

次に、本発明について図面を参照して説明する。

第１図に本発明の一実施例であるメモリカードの構成を
示し、以下比等の構成並びに機能について説明する。

１−１・・・Ｉ　　Ｎ＋１はデータの記憶保持機能を有
する記憶素子であり、特に１−Ｎや１は他の１−１・・
・ＩＮの内、固定障害が発生した場合に、当該記憶素子
を切り離して代替用ビットに置換される付加ビット記憶
素子である。２−！・・・２ｐｉは制御部より供給され
る書込みデータビット情報であり、此等は各々対応する
記憶素子１−、・・・ＩＮの書込データビンに印加され
ると共に、５の第１の選択回路にも印加される。３およ
び４は各々記憶素子に印加されるアドレス情報および動
作タイミング信号である。

６−１・・・６Ｎや、は記憶素子から出力される読出デ
ータビット情報であり、此等は第２の選択回路である７
−１・・・７Ｎの一方の入力に印加される。８＋・・・
８ｓは第２の選択回路の出力であり、各々制御部へ転送
されるメモリカードからの読出データビット情報である
。１０はメモリカード内の固定障害ビット位置指定を行
うデコーダ回路であり、９−１・・・９Ｎはデコーダ回
路１０の出力であり、各々７１・・・７Ｎの選択回路の
切り否信号となる。１１は第１の選択回路５の出力信号
であり、付加ビット記憶素子への書込データビット信号
である。

１２は制御部より印加される信号で、カードに搭載され
ている記憶素子の内、障害ビットに対する指定信号とな
る。１３は、−時保持回路であり、障害ビット指定信号
１２を記憶しておく。１４は一時保持回路１３の出力で
あり、第１の選択回路５の切替信号になると共に、デコ
ーダ回路１０へ入力される。１５は制御部より印加され
る制御信号であり、デコーダ回路１０へ印加され、出力
９１・・・９Ｎのイネーブル信号となる。

１つは付加記憶素子の読出データと１−１　・・・ＩＮ
の内の任意の１ビットの記憶素子の（本実施例では、１
−１に対応するビットと付加ビットを同じにしている）
読出データとを各々入力とし、制御部より転送される制
御ストローブ信号１８に依って両者入力の比較一致を行
う一致回路であり、その出力を２０として制御部へ転送
する。

以上述べたメモリカードの構成に於いて、以下メモリカ
ードが装置に於いて運用されていて、仮に１−１の記憶
素子が固定単一ビット障害が発生した場合の代替付加ビ
ット記憶素子Ｉ　　Ｎ＋１へ切り替える方法について説
明する。

先ず、障害が無い場合の動作に於いては、制御部よりビ
ット選択信号１２を書込データ２−１が付加記憶素子へ
印加される様に第１選択回路５に与えておき、１−１と
１−ｓ＋４の各々の記憶素子からの読出しデータを、−
数回路１９に印加されている様にしておき、又、読出動
作に於いては、制御部より読出データストローブ信号１
８が転送される様にしておく。従って、付加記憶素子を
含む記憶素子群については、通常の書込動作、及び読出
動作が実行される。即ち、付加記憶素子については、他
の記憶素子群が書込動作を実行している場合には、１−
、へ書込まれるデータと同じデータが書込れる事になる
。

一方、他の記憶素子が読出動作を実行する場合には、付
加記憶素子も読出し動作を行い、対応するビットの１−
１の付加記憶素子と、読出データが一致回路１９に入力
され、読出データスロトーブ信号１８に依り、その時の
両者の論理値一致／不一致の結果が制御部に２０の信号
を通して報告される。即ち、通常動作（書込／読出動作
）に於いては、代替用付加記憶素子は、そのメモリカー
ドにアクセスされた番地に対してｉｓと同じ書込み・読
出し動作が実施されて診断検査を行い、予め代替付加記
憶素子の正常性を検査している。

この検査結果は、制御部に転送され、ここで監視されて
いる。従って、制御部に於いては、メモリカードの付加
記憶素子に障害が無い状態で、他の記憶素子に固定単一
ビット障害があれば、その障害記憶素子を付加記憶素子
に切替える事が可能となる。

一方、付加記憶素子で障害がある場合で、他の記憶素子
に障害があれば、切り替えは不可能となる。

次に、切り替えの方法について説明する。

先ず、制御部から制御信号１５を“０″として印加され
、且つ、障害ビット指定信号１２が１−１に対応する情
報がメモリカードに印加される。その後、制御部は１−
！に付与されている全アドレス空間を再書込・読出動作
にして、逐次、アドレスを昇順して読出し、・その読出
データを誤り訂正回路へ印加して障害ビットの情報を訂
正す。

る。尚、この読出動作の場合には、メモリカード上の１
−１・・・ＩＮの記憶情報が各々７−１　・・・７Ｎを
経て制御部へ送られる（即ち、デコーダ回路１０はイネ
ーブル信号１５が論理値“０″となっている為、第２の
選択回路は各々６−！　・・・６Ｎを出力する）。

一方、再書込読出動作を行っている為、アクセスアドレ
スの読出データは誤り訂正回路を経て、再びＥＣＣ符号
を発生してメモリカードに書込む為、１＋の記憶素子に
対するビットの誤りを訂正され、そのビットへの書込デ
ータは第１の選択回路５に於て、出力は２−１に対応す
るビット情報となって出力される。即ち、１−１の障害
ビットはＩ　　Ｎ＋１の付加記憶素子へ書き込まれるこ
とになる。

この様な再書込読出動作を１−１の全アドレス空間につ
いて実行すれば、１−１の全データはＩ　　Ｎ＋１へ訂
正されて書込まれる。従って、この時点で障害ビットは
メモリカード上から無くなる事になり、その後の動作と
しては、読出データビットの置換を１−１の出力データ
を外部制御部へ転送するのではなく、１−１に対しては
ＩＮ＋□からの読出データに転送する様にイネーブル信
号１５を１′°として印加されれば、制御部に対しては
、通常の運用と同じ読出データを送る事が可能となる。

〔発明の効果〕

以上説明したように本発明は、メモリカード内に交換用
記憶素子を付加すると共に、当該記憶素子の診断回路を
具備することにより、装置当りの記憶素子の固定障害時
に於ける切替用記憶素子を多く備える事が可能で、且つ
、切替え前に此等の記憶素子の診断が可能であり、装置
或はシステムの信頼度を向上させる事が出来るという効
果がある。

【図面の簡単な説明】

第１図は本発明の一実施例のメモリカード内の構成図で
ある。Ｉｓ・・・１−Ｎ＋１・・・記憶素子、２＋・・・２ｓ
・・・制御装置から供給される書込データ、３・・・ア
ドレス信号線、４・・・動作タイミング信号線、５・・
・書込データのビット選択回路（第１選択回路）、６−
１・・・６　　Ｎｉｌ・・・記憶素子からの読出データ
、７−１・・・７Ｎ・・・読出データのビット選択回路
（第２選択回路）、８−１・・・８Ｎ・・・制御装置へ
の読出データ、９−１・・・９Ｎ・・・読出データビッ
トの選択信号、１０・・・デコーダ回路、１１・・・付
加記憶素子への書込データ、１２・・・制御装置からの
ビット選択信号、１３・・・−時保持回路、１４・・・
１３の出力信号、１５・・・１０に供給するイネーブル
選択制御信号、１８・・・制御装置より供給されるスト
ローブ制御信号、１９・・・比較−数回路、２０・・・
−数回路出力信号。

Claims

【特許請求の範囲】

誤り訂正機能を有する記憶装置のメモリカードに於いて
、データの記憶保持を行う半導体記憶素子のアレイを１
チップ×（Ｎ＋１）ビット構成とし、此等アレイに対し
て端子からのアドレス信号および動作タイミングを供給
する手段と、端子からの書込データ（Ｎビット）を、前
記各アレイに対して供給する手段と共に第１の選択回路
にも供給し、この回路の出力を前記アレイの付加１ビッ
トの記憶素子へ転送する手段と、前記アレイからの各読
出データ（Ｎビット）と前記付加記憶素子からの読出デ
ータ（１ビット）とを各々第２の選択回路へ供給し、こ
の回路の出力を端子へ転送する手段と、端子から供給さ
れるビット選択信号および選択制御信号を前記第１およ
び第２の選択回路へ供給する手段と、前記付加記憶素子
の読出データと当該ビットに対応するアレイの記憶素子
の読出データとを各々入力として此等の間で比較出力を
行う一致回路とを含んで構成される事を特徴とするメモ
リカード。