JPH04306874A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPH04306874A JPH04306874A JP3100434A JP10043491A JPH04306874A JP H04306874 A JPH04306874 A JP H04306874A JP 3100434 A JP3100434 A JP 3100434A JP 10043491 A JP10043491 A JP 10043491A JP H04306874 A JPH04306874 A JP H04306874A
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- JP
- Japan
- Prior art keywords
- substrate
- voltage level
- circuit
- substrate voltage
- output circuit
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- Semiconductor Memories (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】この発明は、半導体記憶装置に関
し、特にその内部基板電圧レベル発生回路のレイアウト
の改良を図ったものに関するものである。
し、特にその内部基板電圧レベル発生回路のレイアウト
の改良を図ったものに関するものである。
【０００２】
【従来の技術】一般に、半導体記憶装置は、マトリック
ス状に配置されたメモリセルアレイにおける１つもしく
は複数のメモリセルをアドレス線により選択し、その選
択されたデータを、メモリセルアレイに接続されたデー
タ線に読み出した後、増幅手段を経て出力回路からその
メモリセルデータが半導体記憶装置より外部へ出力され
るものであり、前記メモリセルアレイ，アドレス線，デ
ータ線，増幅手段，出力回路の他、デコーダ等、メモリ
セルアレイ及びそのメモリセルを制御する回路が第１の
導電型半導体基板上に形成されており、前記第１の導電
型半導体基板が電源電圧レベル及び基準電圧レベル以外
の第３の電圧レベルを必要とするものである。そしてそ
の第３の電圧レベルを発生するために内部基板電圧レベ
ル発生回路が前記半導体基板上に形成されている。
ス状に配置されたメモリセルアレイにおける１つもしく
は複数のメモリセルをアドレス線により選択し、その選
択されたデータを、メモリセルアレイに接続されたデー
タ線に読み出した後、増幅手段を経て出力回路からその
メモリセルデータが半導体記憶装置より外部へ出力され
るものであり、前記メモリセルアレイ，アドレス線，デ
ータ線，増幅手段，出力回路の他、デコーダ等、メモリ
セルアレイ及びそのメモリセルを制御する回路が第１の
導電型半導体基板上に形成されており、前記第１の導電
型半導体基板が電源電圧レベル及び基準電圧レベル以外
の第３の電圧レベルを必要とするものである。そしてそ
の第３の電圧レベルを発生するために内部基板電圧レベ
ル発生回路が前記半導体基板上に形成されている。
【０００３】図４は半導体基板上に形成される基板電圧
レベル発生回路の一例を示す。図において、３１１はイ
ンバータＩ１ 〜Ｉ５ からなるリングオシレータ、３
１２はインバータＩ６，Ｉ７ からなるバッファアンプ
、３１３は容量Ｃ１ およびトランジスタＱ１ ，Ｑ２
から構成されたチャージポンプ回路である。
レベル発生回路の一例を示す。図において、３１１はイ
ンバータＩ１ 〜Ｉ５ からなるリングオシレータ、３
１２はインバータＩ６，Ｉ７ からなるバッファアンプ
、３１３は容量Ｃ１ およびトランジスタＱ１ ，Ｑ２
から構成されたチャージポンプ回路である。
【０００４】この回路の動作は次のようになる。即ち、
リングオシレータ３１１は外部からの雑音等により自動
的に発振を開始し、クロックを出力する。このリングオ
シレータ３１１単独では駆動能力が小さいため、バッフ
ァアンプ３１２によりリングオシレータ３１１出力を増
幅し、チャージポンプ回路３１３に供給する。このチャ
ージポンプ回路３１３の容量Ｃ１ はそのバッファアン
プ３１２側の電極にクロックが入るごとに出力ＶＳＵＢ
の電位をＧＮＤから引っぱり、出力ＶＳＵＢ が所定
のマイナスの電位となるまでその電位を順次降下させる
。そして、この所定のマイナスの電位となった後はこの
電位を維持して出力を続ける。
リングオシレータ３１１は外部からの雑音等により自動
的に発振を開始し、クロックを出力する。このリングオ
シレータ３１１単独では駆動能力が小さいため、バッフ
ァアンプ３１２によりリングオシレータ３１１出力を増
幅し、チャージポンプ回路３１３に供給する。このチャ
ージポンプ回路３１３の容量Ｃ１ はそのバッファアン
プ３１２側の電極にクロックが入るごとに出力ＶＳＵＢ
の電位をＧＮＤから引っぱり、出力ＶＳＵＢ が所定
のマイナスの電位となるまでその電位を順次降下させる
。そして、この所定のマイナスの電位となった後はこの
電位を維持して出力を続ける。
【０００５】図２は従来の半導体記憶装置における基板
電圧レベル発生回路と出力回路の配置の一例を示す。図
２において、１は基板電圧レベル発生回路、２は基板電
圧レベル供給配線、３は出力回路である。
電圧レベル発生回路と出力回路の配置の一例を示す。図
２において、１は基板電圧レベル発生回路、２は基板電
圧レベル供給配線、３は出力回路である。
【０００６】基板電圧レベル発生回路１は半導体基板容
量を負荷としているためレイアウトが大きくなり、他の
回路の制約を受けないようなレイアウトとするため、レ
ベルを均一に基板に与えるための手段として半導体基板
周囲に例えばＡｌからなり０．１オーム／スクエア程度
の導電率の高い配線層を配置し、基板への電位レベル（
Ｖｓｕｂ ）の供給を行っている。
量を負荷としているためレイアウトが大きくなり、他の
回路の制約を受けないようなレイアウトとするため、レ
ベルを均一に基板に与えるための手段として半導体基板
周囲に例えばＡｌからなり０．１オーム／スクエア程度
の導電率の高い配線層を配置し、基板への電位レベル（
Ｖｓｕｂ ）の供給を行っている。
【０００７】図３は従来の半導体記憶装置における出力
回路の断面構造の一例を示す。同図において、１０は導
電率１０オームｃｍ程度の半導体基板で、Ｐ型半導体基
板（Ｐ−ｓｕｂ）から構成されており、３１は出力トラ
ンジスタ３１で、Ｎ型ＭＯＳトランジスタから構成され
ている。なお、３２はＮ型の拡散層、３４はゲートであ
る。また半導体基板電圧レベル（Ｖｓｕｂ ）は基板電
圧レベル発生回路（図示せず）により負の電圧が供給さ
れている。この基板電圧レベル（Ｖｓｕｂ ）が負のレ
ベルである理由は、例えば出力ピンに負の電圧が外部よ
り印加された場合、その出力トランジスタの出力ノード
である拡散層と基板とが順方向電位を示さないように保
つためである。
回路の断面構造の一例を示す。同図において、１０は導
電率１０オームｃｍ程度の半導体基板で、Ｐ型半導体基
板（Ｐ−ｓｕｂ）から構成されており、３１は出力トラ
ンジスタ３１で、Ｎ型ＭＯＳトランジスタから構成され
ている。なお、３２はＮ型の拡散層、３４はゲートであ
る。また半導体基板電圧レベル（Ｖｓｕｂ ）は基板電
圧レベル発生回路（図示せず）により負の電圧が供給さ
れている。この基板電圧レベル（Ｖｓｕｂ ）が負のレ
ベルである理由は、例えば出力ピンに負の電圧が外部よ
り印加された場合、その出力トランジスタの出力ノード
である拡散層と基板とが順方向電位を示さないように保
つためである。
【０００８】
【発明が解決しようとする課題】しかしながら、従来の
半導体記憶装置における基板電圧レベル発生回路はこの
出力トランジスタとの距離を考慮した位置に配されてい
なかったために、基板電圧レベル発生回路で発生される
レベルが基板の抵抗により充分その出力トランジスタ周
辺まで伝達していないという問題点があった。
半導体記憶装置における基板電圧レベル発生回路はこの
出力トランジスタとの距離を考慮した位置に配されてい
なかったために、基板電圧レベル発生回路で発生される
レベルが基板の抵抗により充分その出力トランジスタ周
辺まで伝達していないという問題点があった。
【０００９】この発明は、上記のような問題点を解消す
るためになされたもので、基板電位レベル（Ｖｓｕｂ
）を基板全体に均一に供給できるとともに、出力トラン
ジスタの出力ノードに外部から印加される電圧に対し、
充分な余裕を有するようになり、さらに基板電圧レベル
発生回路を分散配置できるため、レイアウト上の自由度
が高められるような半導体記憶装置を提供することを目
的とする。
るためになされたもので、基板電位レベル（Ｖｓｕｂ
）を基板全体に均一に供給できるとともに、出力トラン
ジスタの出力ノードに外部から印加される電圧に対し、
充分な余裕を有するようになり、さらに基板電圧レベル
発生回路を分散配置できるため、レイアウト上の自由度
が高められるような半導体記憶装置を提供することを目
的とする。
【００１０】
【課題を解決するための手段】この発明に係る半導体記
憶装置は、基板電圧レベル発生回路を出力回路周辺に配
置するとともに、その基板電圧レベル（Ｖｓｕｂ ）の
基板への供給を導電率の高い配線材により基板の周囲か
ら行うとともに出力回路近傍からも行うようにしたもの
である。
憶装置は、基板電圧レベル発生回路を出力回路周辺に配
置するとともに、その基板電圧レベル（Ｖｓｕｂ ）の
基板への供給を導電率の高い配線材により基板の周囲か
ら行うとともに出力回路近傍からも行うようにしたもの
である。
【００１１】
【作用】この発明においては、上述のように構成したこ
とにより、基板電圧レベル（Ｖｓｕｂ ）は基板周囲か
ら均一に供給されるとともに、出力回路周辺にも充分な
レベルとして供給されるため基板電圧レベルがより均一
に、かつ安定される。
とにより、基板電圧レベル（Ｖｓｕｂ ）は基板周囲か
ら均一に供給されるとともに、出力回路周辺にも充分な
レベルとして供給されるため基板電圧レベルがより均一
に、かつ安定される。
【００１２】
【実施例】以下、図１に示すこの発明の一実施例につい
て説明する。図１（ａ） において、基板電圧レベル発
生回路４ａは従来の基板電圧レベル発生回路１と同様の
回路構成であるが、同一基板内に複数箇所設けられてお
り、各々が基板周囲を囲み、かつ０．１オーム／スクエ
ア程度の高い導電率を有するＡｌ配線２により基板全体
に基板電圧レベル（Ｖｓｕｂ ）の供給を行っている。 また、それらの全てが出力回路３の近傍に配置されるレ
イアウトを取る。
て説明する。図１（ａ） において、基板電圧レベル発
生回路４ａは従来の基板電圧レベル発生回路１と同様の
回路構成であるが、同一基板内に複数箇所設けられてお
り、各々が基板周囲を囲み、かつ０．１オーム／スクエ
ア程度の高い導電率を有するＡｌ配線２により基板全体
に基板電圧レベル（Ｖｓｕｂ ）の供給を行っている。 また、それらの全てが出力回路３の近傍に配置されるレ
イアウトを取る。
【００１３】以上のレイアウトを採ることにより、基板
全体への基板電圧レベルの供給は基板周囲に形成された
低抵抗の配線から主に行うとともに、出力回路近傍に配
された基板電圧レベル発生回路からも直接供給されるた
め、発生された電圧レベルが基板抵抗等により減少する
ことなく出力回路周辺へも供給されることとなり、基板
電圧レベルは基板全体で均一となり、かつ出力回路近傍
でも充分な電圧レベルを供給できるため、出力回路に外
部より（基板に対し順方向となる）電圧が印加された場
合の耐性が向上できる効果がある。
全体への基板電圧レベルの供給は基板周囲に形成された
低抵抗の配線から主に行うとともに、出力回路近傍に配
された基板電圧レベル発生回路からも直接供給されるた
め、発生された電圧レベルが基板抵抗等により減少する
ことなく出力回路周辺へも供給されることとなり、基板
電圧レベルは基板全体で均一となり、かつ出力回路近傍
でも充分な電圧レベルを供給できるため、出力回路に外
部より（基板に対し順方向となる）電圧が印加された場
合の耐性が向上できる効果がある。
【００１４】また、他の効果として基板電圧レベル発生
回路を複数に分割，分散配置とするため、各々の占有面
積は小さくなり、回路配置の自由度が高くなる。
回路を複数に分割，分散配置とするため、各々の占有面
積は小さくなり、回路配置の自由度が高くなる。
【００１５】図１（ｂ） はこの発明の他の実施例を示
す図である。この図において、出力回路周辺への基板電
圧レベルの供給は各々その近傍に設けられた基板電圧レ
ベル発生回路４ａで行うとともに、基板全体への電圧レ
ベルの供給は出力回路と反対側に形成された他の基板電
圧レベル発生回路４ｂからも供給されるようにしたレイ
アウトである。
す図である。この図において、出力回路周辺への基板電
圧レベルの供給は各々その近傍に設けられた基板電圧レ
ベル発生回路４ａで行うとともに、基板全体への電圧レ
ベルの供給は出力回路と反対側に形成された他の基板電
圧レベル発生回路４ｂからも供給されるようにしたレイ
アウトである。
【００１６】図１（ｃ） はこの発明のさらに他の実施
例である。図１（ｃ） においては、特に出力回路３に
ついてその周囲を基板電圧レベル供給配線２と同様に０
．１オーム／スクエア程度の導電率の高いＡｌ配線材３
０で囲み、基板への電圧供給を行うようにしたものであ
る。図１（ｄ） は図１（ｃ） における出力回路の断
面構造図を示す。
例である。図１（ｃ） においては、特に出力回路３に
ついてその周囲を基板電圧レベル供給配線２と同様に０
．１オーム／スクエア程度の導電率の高いＡｌ配線材３
０で囲み、基板への電圧供給を行うようにしたものであ
る。図１（ｄ） は図１（ｃ） における出力回路の断
面構造図を示す。
【００１７】
【発明の効果】以上のように、この発明に係る半導体記
憶装置によれば、基板電圧レベルの供給を基板周囲から
行うとともに出力回路周辺からも行うようにしたので、
基板電圧レベルは基板全体で均一となり、かつ出力回路
近傍でも充分な電圧レベルを供給できるため、出力回路
に外部より基板に対し順方向となる電圧が印加された場
合の耐性が向上できる効果がある。
憶装置によれば、基板電圧レベルの供給を基板周囲から
行うとともに出力回路周辺からも行うようにしたので、
基板電圧レベルは基板全体で均一となり、かつ出力回路
近傍でも充分な電圧レベルを供給できるため、出力回路
に外部より基板に対し順方向となる電圧が印加された場
合の耐性が向上できる効果がある。
【図面の簡単な説明】
【図１】この発明の実施例による半導体記憶装置を示す
図であり、図１（ａ）はその出力回路と基板電圧レベル
発生回路のレイアウトを示す図であり、図１（ｂ） は
この発明に係る他の実施例を示す図であり、図１（ｃ）
はこの発明に係るさらに他の実施例を示す図であり、
図１（ｄ） は図１（ｃ） の出力回路部分の断面構造
図である。
図であり、図１（ａ）はその出力回路と基板電圧レベル
発生回路のレイアウトを示す図であり、図１（ｂ） は
この発明に係る他の実施例を示す図であり、図１（ｃ）
はこの発明に係るさらに他の実施例を示す図であり、
図１（ｄ） は図１（ｃ） の出力回路部分の断面構造
図である。
【図２】従来の半導体記憶装置による出力回路と基板電
圧レベル発生回路のレイアウトを示す図である。
圧レベル発生回路のレイアウトを示す図である。
【図３】図２の従来の半導体記憶装置における出力回路
部分の断面構造を示す図である。
部分の断面構造を示す図である。
【図４】基板電圧レベル発生回路の構成例を示す図であ
る。
る。
φ，／φ 出力回路を制御する相補型の制御信号
Ｖｓｕｂ 基板電位レベル１０
Ｐ型半導体基板 ３０ Ｐ型の拡散層 ３２ Ｎ型の拡散層 ４ａ，４ｂ 基板電圧レベル発生回路２
基板電圧レベル供給配線３
出力回路
Ｖｓｕｂ 基板電位レベル１０
Ｐ型半導体基板 ３０ Ｐ型の拡散層 ３２ Ｎ型の拡散層 ４ａ，４ｂ 基板電圧レベル発生回路２
基板電圧レベル供給配線３
出力回路
Claims (1)
- 【請求項１】 第１導電型の半導体基板上に、マトリ
ックス状に配置されたメモリセルアレイと、前記メモリ
セルアレイにおける１つもしくは複数のメモリセルを選
択する選択手段と、前記メモリセルアレイに接続された
データ線と、前記選択手段によって選択され前記データ
線に読み出されたメモリセルのデータを増幅する増幅手
段と、該増幅手段により増幅されたメモリセルのデータ
を外部に出力する出力回路と、前記半導体基板が必要と
する、電源電圧レベル及び基準電圧レベル以外の第３の
電圧レベルを発生する内部基板電圧レベル発生回路とが
形成された半導体記憶装置において、前記内部基板電圧
レベル発生回路を前記出力回路の近傍に配設したことを
特徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3100434A JP2686376B2 (ja) | 1991-04-03 | 1991-04-03 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3100434A JP2686376B2 (ja) | 1991-04-03 | 1991-04-03 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04306874A true JPH04306874A (ja) | 1992-10-29 |
| JP2686376B2 JP2686376B2 (ja) | 1997-12-08 |
Family
ID=14273849
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3100434A Expired - Lifetime JP2686376B2 (ja) | 1991-04-03 | 1991-04-03 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2686376B2 (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61156860A (ja) * | 1984-12-28 | 1986-07-16 | Toshiba Corp | 半導体記憶装置 |
| JPH01278059A (ja) * | 1988-04-28 | 1989-11-08 | Nec Corp | 半導体集積回路装置 |
| JPH0321052A (ja) * | 1989-06-19 | 1991-01-29 | Toshiba Corp | 半導体集積回路 |
-
1991
- 1991-04-03 JP JP3100434A patent/JP2686376B2/ja not_active Expired - Lifetime
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61156860A (ja) * | 1984-12-28 | 1986-07-16 | Toshiba Corp | 半導体記憶装置 |
| JPH01278059A (ja) * | 1988-04-28 | 1989-11-08 | Nec Corp | 半導体集積回路装置 |
| JPH0321052A (ja) * | 1989-06-19 | 1991-01-29 | Toshiba Corp | 半導体集積回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2686376B2 (ja) | 1997-12-08 |
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