JPH01278059A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JPH01278059A JPH01278059A JP63108613A JP10861388A JPH01278059A JP H01278059 A JPH01278059 A JP H01278059A JP 63108613 A JP63108613 A JP 63108613A JP 10861388 A JP10861388 A JP 10861388A JP H01278059 A JPH01278059 A JP H01278059A
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- JP
- Japan
- Prior art keywords
- substrate
- bbg
- impurity
- integrated circuit
- circuit device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 9
- 239000000758 substrate Substances 0.000 claims abstract description 20
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 4
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 4
- 239000010703 silicon Substances 0.000 claims abstract description 4
- 239000012535 impurity Substances 0.000 abstract description 14
- 238000002513 implantation Methods 0.000 abstract description 8
- 230000007257 malfunction Effects 0.000 abstract description 5
- 230000006378 damage Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 10
- 230000002093 peripheral effect Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
- Dram (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体集積回路装置に関し、特に基板電位発生
回路の構成に関する。
回路の構成に関する。
従来、この種の半導体集積回路装置は、基板電位発生回
路（以下ＢＢＧという）を装置が形成されて成るシリコ
ンチップの１ケ所に集中して配置されている。
路（以下ＢＢＧという）を装置が形成されて成るシリコ
ンチップの１ケ所に集中して配置されている。
第３図、第４図はこの従来の集積回路装置のＢＢＧの一
例の等価回路図およびそのチップのレイアウト図である
。このＢＢＧは、基板電位配線２０にトランジスタＱｌ
、Ｑ２が直列接続され、これらの接続個所にコンデンサ
Ｃ！を介して入力信号が供給されている。また、チップ
は、周辺回路部１．２、行デコーダ３、列デコーダ４、
メモリセルアレイ５およびＢＢＧ２１から構成されＢＢ
Ｇ２１から出力配線２０が接続されている。
例の等価回路図およびそのチップのレイアウト図である
。このＢＢＧは、基板電位配線２０にトランジスタＱｌ
、Ｑ２が直列接続され、これらの接続個所にコンデンサ
Ｃ！を介して入力信号が供給されている。また、チップ
は、周辺回路部１．２、行デコーダ３、列デコーダ４、
メモリセルアレイ５およびＢＢＧ２１から構成されＢＢ
Ｇ２１から出力配線２０が接続されている。
この場合、ＢＢＧ２１に於ける不純物の基板へのは注入
は通常は配線２０を介して回路設計値通りの量で行なわ
れるが、回路図からも判る様に、トランジスタＱｌの閾
値電圧が高くなると、節点Ｂと基板とが順バイアスとな
り、この場合、トランジスタＱｌはＰ型基板に形成され
たＮ型トランジスタを想定しているが、不純物であるエ
レクトロンの注入が起こる。その際の注入量は節点Ｂの
総断面積に依存するため、従来例では、図の誤動作領域
２２の如（ＢＢＧ２１に対して同心円状に、注入された
不純物のエレクトロンにより、メモリセル５のデータが
破壊される不良モードを呈する事になる。
は通常は配線２０を介して回路設計値通りの量で行なわ
れるが、回路図からも判る様に、トランジスタＱｌの閾
値電圧が高くなると、節点Ｂと基板とが順バイアスとな
り、この場合、トランジスタＱｌはＰ型基板に形成され
たＮ型トランジスタを想定しているが、不純物であるエ
レクトロンの注入が起こる。その際の注入量は節点Ｂの
総断面積に依存するため、従来例では、図の誤動作領域
２２の如（ＢＢＧ２１に対して同心円状に、注入された
不純物のエレクトロンにより、メモリセル５のデータが
破壊される不良モードを呈する事になる。
上述した従来の半導体集積回路装置では、ＢＢＧが１ケ
所に集中して配置されているため、例えばメモリ装置な
どに於てＢＢＧ２１より不純物の注入が起きた場合にメ
モリ５の１部が、図のように破壊され易いという欠点が
ある。
所に集中して配置されているため、例えばメモリ装置な
どに於てＢＢＧ２１より不純物の注入が起きた場合にメ
モリ５の１部が、図のように破壊され易いという欠点が
ある。
本発明の目的は、このような欠点を除き、基板への不純
物を注入による誤動作を防止した半導体集積回路装置を
提供することにある。
物を注入による誤動作を防止した半導体集積回路装置を
提供することにある。
本発明の半導体集積回路装置の構成は、集積回路装置が
形成されて成るシリコン基板チップ上に基板電位発生回
路を複数個点在させて配置した事を特徴とする。
形成されて成るシリコン基板チップ上に基板電位発生回
路を複数個点在させて配置した事を特徴とする。
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例のレイアウト図、第２図は第
１図のＢＢＧの等価回路図であり、メモリデバイスの一
例を示している。図中、１．２は周辺回路部、３は列デ
コーダ、４は行デコーダ、５はメモリセルアレイ６〜９
は分散して配置された基板電位発生回路（ＢＢＧ）であ
り、１０．１１は配線を示している。
１図のＢＢＧの等価回路図であり、メモリデバイスの一
例を示している。図中、１．２は周辺回路部、３は列デ
コーダ、４は行デコーダ、５はメモリセルアレイ６〜９
は分散して配置された基板電位発生回路（ＢＢＧ）であ
り、１０．１１は配線を示している。
第２図の等価回路は、ＢＢＧを２ケ所に分散した場合を
示しているが、第１図では４個のＢＢＧ６〜９を分散し
て配置した場合を示している。
示しているが、第１図では４個のＢＢＧ６〜９を分散し
て配置した場合を示している。
ＢＢ０６〜９に於ける不純物の基板への注入は通常は配
線１０．１１を介して回路設計値通りの量で行なわれる
が、回路図からも判る様に、トランジスタＱ＋、Ｑｌｌ
の閾値電圧が高くなると、節点Ｂ１、Ｂ２と基板とが順
バイアスとなり、不純物であるエレクトロンの注入が起
こる。その際の注入量は節点の総断面積に依存するため
、従来例ではＢＢＧに対して同心円状に注入された不純
物により、メモリセルのデータが破壊される不良モード
を呈する事になる。
線１０．１１を介して回路設計値通りの量で行なわれる
が、回路図からも判る様に、トランジスタＱ＋、Ｑｌｌ
の閾値電圧が高くなると、節点Ｂ１、Ｂ２と基板とが順
バイアスとなり、不純物であるエレクトロンの注入が起
こる。その際の注入量は節点の総断面積に依存するため
、従来例ではＢＢＧに対して同心円状に注入された不純
物により、メモリセルのデータが破壊される不良モード
を呈する事になる。
しかし、実施例のように、順バイアスとなり易い節点を
分割して不純物注入量の集中を避け、かつメモリセルア
レイらに対してなるべく遠く離れた位置に配置する事に
より、メモリセルのデータ破壊不良を防ぐ事が出来る。
分割して不純物注入量の集中を避け、かつメモリセルア
レイらに対してなるべく遠く離れた位置に配置する事に
より、メモリセルのデータ破壊不良を防ぐ事が出来る。
以上説明したように本発明は、ＢＢＧをチップ上で複数
に分散して配置することにより、半導体装置の基板への
不純物注入による誤動作を防止できるという効果がある
。
に分散して配置することにより、半導体装置の基板への
不純物注入による誤動作を防止できるという効果がある
。
第１図は本発明の一実施例のパターンレイアウト図、第
２図は第１図の８８０部分の等価回路図、第３図は従来
例の等価回路図、第４図は従来例のパターンレイアウト
図である。 １．２・・・周辺回路部、３・・・列デコーダ、４・・
・行デコーダ、５・・・メモリセルアレイ、６．７．８
．９．２１・・・ＢＢＧ、１０．１１．２０・・・配線
、２２・・・誤動作領域、ＣＩ、Ｃ１１・・・容量、Ａ
、Ｂ、、Ｂ２・・・節点、Ｑｌ、 Ｑ２ 、Ｑｌｔ、
Ｑｌ２・・・トランジスタ。 ｆす人弁理士内原 音 毬 ； 又 オフ 完 ２ ズ 殆 ３ｒｉＪ 第 ４ 図
２図は第１図の８８０部分の等価回路図、第３図は従来
例の等価回路図、第４図は従来例のパターンレイアウト
図である。 １．２・・・周辺回路部、３・・・列デコーダ、４・・
・行デコーダ、５・・・メモリセルアレイ、６．７．８
．９．２１・・・ＢＢＧ、１０．１１．２０・・・配線
、２２・・・誤動作領域、ＣＩ、Ｃ１１・・・容量、Ａ
、Ｂ、、Ｂ２・・・節点、Ｑｌ、 Ｑ２ 、Ｑｌｔ、
Ｑｌ２・・・トランジスタ。 ｆす人弁理士内原 音 毬 ； 又 オフ 完 ２ ズ 殆 ３ｒｉＪ 第 ４ 図
Claims (1)
- 集積回路装置が形成されて成るシリコン基板チップ上に
基板電位発生回路を複数個点在させて配置した事を特徴
とする半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63108613A JPH01278059A (ja) | 1988-04-28 | 1988-04-28 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63108613A JPH01278059A (ja) | 1988-04-28 | 1988-04-28 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01278059A true JPH01278059A (ja) | 1989-11-08 |
Family
ID=14489240
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63108613A Pending JPH01278059A (ja) | 1988-04-28 | 1988-04-28 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01278059A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04306874A (ja) * | 1991-04-03 | 1992-10-29 | Mitsubishi Electric Corp | 半導体記憶装置 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6245729A (ja) * | 1985-08-26 | 1987-02-27 | Howa Mach Ltd | 紡機におけるスライバ供給方法 |
| JPS6292225A (ja) * | 1985-10-18 | 1987-04-27 | Matsushita Electric Ind Co Ltd | 磁気記録媒体 |
-
1988
- 1988-04-28 JP JP63108613A patent/JPH01278059A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6245729A (ja) * | 1985-08-26 | 1987-02-27 | Howa Mach Ltd | 紡機におけるスライバ供給方法 |
| JPS6292225A (ja) * | 1985-10-18 | 1987-04-27 | Matsushita Electric Ind Co Ltd | 磁気記録媒体 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04306874A (ja) * | 1991-04-03 | 1992-10-29 | Mitsubishi Electric Corp | 半導体記憶装置 |
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