JPH0430751B2

JPH0430751B2 -

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Publication number: JPH0430751B2
Application number: JP59206197A
Authority: JP
Priority date: 1984-10-03
Filing date: 1984-10-03
Publication date: 1992-05-22
Also published as: JPS6184857A

Description

【発明の詳細な説明】［発明の技術分野］本発明は固体撮像装置の製造方法に係り、特に
簡単化されたセルフアラインプラナープロセスに
関するゲート蓄積型静電誘導トランジスタ（以
下、SITと略す）型イメージセンサの製造方法に
関する。

［先行技術の説明］従来、固体撮像装置にはCCD型、MOS型があ
り実用化されている。最近、本発明者により提案
されたSIT型イメージセンサがある（IEEE
Trans on Electron Devices Vol.ED−26、No.12
（Dec.1979）PP.1970〜1977）。

本発明者等により、その基本構造の提案に伴う
応用として、マトリツクス動作における種々の基
本出願もなされている。その具体的な製造方法に
関しては、特願昭57−218589号、特願昭57−
218590号および特願昭57−218591号にその発明が
開示されている。前記特願昭57−218589号は最も
簡単な平面型構造のSITイメージセンサの製造方
法に関するものであり、第２図に製造プロセスの
主要な部分を示す。以下、図面に基いて先行技術
を説明する。第２図において、 (A) n⁺基板上もしくはp^-基板１上にn⁺埋め込み
層２を形成した後、高抵抗n^-エピタキシヤル
成長３（これはn^-，p^-，ｉの何れでもよい）
およびフイールド酸化膜７およびコントロール
ゲート６部分にイオン注入もしくは拡散により
ボロンＢをデポジツトおよびドライブインす
る。

(B) マスク合わせ工程により所定のソース５部分
の窓開けを行ない、リンもしくはAsドープド
ポリシリコン８もしくはノンドープのポリシリ
コン８をCVD（Chemical Vapour
Deposition）技術によりデポジツトしたリンＰ
もしくはヒ素Asのドーピングを行ないドライ
ブインを行なう。

(C) マスク合わせによりソース電極部分および配
線部分のポリシリコン８を残してエツチングし
た後、PSG（Phospho−Silicate Glass：リン
ケイ酸ガラス）膜９をCVDにより形成する。

(D) マスク合わせによりコントロールゲート６部
分の上部のフイールド酸化膜７およびPSG膜
９をエツチングして除去した後、窒化膜１０の
CVDおよび透明電極SnO₂膜１１のCVDを行な
いコントロールゲート６部分に蓄積用MIS
（Metal Insulator Semiconductor structure）
キヤパシタを形成する。

(E) コントロールゲート６部分および配線部分の
SnO₂膜１１のみマスク合わせおよびエツチン
グ工程により残し、シールデイングゲート４部
分へのコンタクトホールを開ける。最後にAl
蒸着および配線用エツチングを行なう。Al電
極１２は電極SnO₂膜１１とコンタクトがとら
れている。Al電極１３はシールデイングゲー
ト４とのコンタクト用Al電極である。

以上の説明から明らかな如く、特願昭57−
218589号に開示された製造法ではパツシベーシヨ
ン（Passivation）を除いて７枚のマスクが必要
であり、またn⁺ソース５部分およびp⁺ゲート４，
６部分は、それぞれマスク合わせ工程により別々
のマスクにて形成されている。この製造方法に対
して本発明者等は、n⁺ソース５部分およびp⁺ソ
ース４，６部分を定義するマスクを一枚で行なう
SITイメージセンサ用セルフアラインプロセスを
提案し、特願昭57−218590号に開示した。その最
終的な断面構造を第３図に示す。

次に、第３図に示すデバイスの製造プロセスを
簡単に説明する。n⁺基板上もしくはp^-基板１上
にn⁺埋め込み層２を形成した後、n^-高抵抗エピ
タキシヤル成長３（これはn^-，p^-，ｉの何れで
もよい）の後、LOCOS（LOCaliged Oxidation
of Silicon）技術により、SITのソース５部分お
よびゲート４，６部分となるべき領域を同時に定
義する。即ち、SITのソース５部分、ゲート４，
６部分となるべき領域以外はLOCOSによる厚い
フイールド酸化膜７によつて覆われている。マス
ク合わせ工程の後、ゲート４，６部分となるべき
領域上のSi₃N₄膜を除去し、ボロンＢのイオン注
入および熱処理工程によりSITのゲート４，６部
分を形成する。

次に、マスク合わせ工程の後、ソース５部分と
なるべき領域上のSi₃N₄膜およびSiO₂膜を除去
し、n⁺ドープドポリシリコン８をCVD技術によ
り全面形成させ、熱処理工程によりn⁺ソース５
拡散領域を形成する。n⁺ドープドポリシリコン
８はエツチングされ配線部分を形成する。次に、
PSG膜９をCVD成長した後、マスク合わせ工程
によりコントロールゲート６領域上のSiO₂膜を
除去する。所望の厚さのSi₃N₄１０をCVD技術で
全面形成した後、更に、SnO₂膜１１をCVD成長
する。上記SnO₂１１／Si₃N₄１０／Si（p⁺）６構
造によりコントロールゲート６上にMIS構造を形
成する。SiO₂膜１１をエツチングした後、シー
ルデイングゲート４部分へのコンタクトホールを
開孔し、Al蒸着シンターを行なう。パツシベー
シヨンを除くとAl電極配線１２，１３まで７枚
のマスクが必要である。

第３図に示された構造のSITのイメージセンサ
ピクセルの製造プロセスでは、ソース５、ゲート
４，６の位置が第一のマスクで定義されるため、
第２図に示された製造法に比べれば、ソース、ゲ
ート間のばらつきが抑えられる。しかるに、第２
図の方法、第３図の方法において、必要なマスク
の枚数が７枚であるのは、第３図の方法では確か
にSITのゲート４，６およびソース５の位置は第
１のマスクにより規定されているが、ゲート４，
６およびソース５の拡散工程は、別々のマスクを
用いて行なわれているためであり、後にコントロ
ールゲート６上のSnO₂膜１１をエツチングする
際に同一のマスクを用いているから全マスク枚数
７枚となつている。この場合、ゲート４，６部分
の形成とソース５部分の形成が別々の処理工程で
行なわれていることから、それだけ特性のばらつ
きに対して弱いと言う欠点がある。

本発明者等は、更にSITイメージセンサの別の
製造方法を特願57−218591号に開示している。そ
の最終的なデバイスの断面形状を第４図Ａ，Ｂに
示す。この図に示された製造方法の特徴はシール
デイングゲート４部分を深く形成するために
LOCOS、もしくはプラズマエツチング＋LOCOS
技術を用いている点であり、第４図Ａでシールデ
イングゲート４部分、コントロールゲート６部分
にLOCOS技術により深くp⁺ゲート４，６の拡散
を行なつている例であり、n⁺ソース５領域の位
置は、マスク合わせによつて決定される。即ち、
自己整合（セルフアライン）されているわけでは
ない。第４図Ｂに示された構造ではシールデイン
グゲート４部分にプラズマエツチングおよび
LOCOS技術を用いてp⁺ゲート４拡散を深く形成
させ、p⁺コントロールゲート６拡散の位置決め
およびn⁺ソース５部分の拡散の位置決めは別々
のマスクを用いてマスク合わせにより行なわれて
いる。

第４図Ａでは、全マスク枚数はパツシベーシヨ
ンを除いて７枚であり、第４図Ｂでは７枚〜８枚
である。

本発明者等により既に開示提案されたSITイメ
ージセンサの製造法は、上記説明したように４通
りある。第２図に示された製造法ではSITのゲー
ト拡散およびソース拡散は別々のマスクによるマ
スク合わせ工程よつてその位置決めがなされるた
め、多数のセルをマトリツクス状に配列する場
合、画素間の感度特性ばらつきに大きく影響を与
える難点がある。しかし、デバイスの最終構造は
平坦化されており、光の受光効率を上げる点では
有利である。

第３図において説明した製造方法では、SITの
ゲートおよびソースとなる位置は第１のマスクに
より定義されるため、寸法なばらつきは第２図に
示した方法に比べてはるかに抑えられているが、
SITのゲートとソース間にLOCOSプロセスによ
る厚い酸化膜が存在し、SITのチヤネルへの光の
透過率が良くない。また、LOCOSによる酸化膜
の影響からデバイス表面の凸凹とした形状を呈
し、凸凹した形状で光が散乱され、光を有効にデ
バイス内部に取り入れにくい構造となつてしまつ
ている。更に、ゲート拡散、ソース拡散は結局
別々のマスク合わせにて行なわれているため、全
マスク枚数は７枚と第２図の場合と同じである。

第４図Ａにおいて説明した製造方法では、
LOCOS技術の酸化と同時にLOCOSの厚い酸化膜
の下側にp⁺ゲート拡散が行なわれているため受
光面が凸凹していると同時にソース領域は、マス
ク合わせにより位置決めがなされており、ソース
拡散領域の位置のばらつきが最終的な複数個配列
されたデバイスの特性ばらつきに大きく影響を与
えている。

更に、第４図Ｂにおいて説明したSITイメージ
センサの製造法では、コントロールゲートの拡散
およびソース拡散の位置決めは、マスク合わせ工
程により行なわれているため、チヤンネル幅の寸
法のばらつきソース、ゲート間の寸法のばらつき
が生じ易く、複数個のセルをマトリツクス状に配
列した場合、各画素の特性が大きくばらつくこと
になる。

以上説明したように、本発明者等により既に開
示された従来技術の第２図、第４図Ａ，Ｂに示し
た方法では、マスク合わせ工程によりゲートおよ
びソース位置が別々に決定されるため複数個のセ
ルを集積化した場合、各画素の特性がばらつくと
言う問題があつた。

また、第３図に示した方法では、デバイス表面
が凸凹になり、ソース拡散、ゲート拡散は別々に
行なわれるため、その分のばらつきがあり、光の
吸収効率が悪いという問題があつた。

また、全マスク枚数を考慮すると、第２図、第
３図、第４図Ａ，Ｂの先行例ともに７〜８枚とい
うことになり、さらにこの枚数は走査回路との組
み合わせによつては、これ以上の枚数になること
が必至であつた。

また、従来の製造方法により実現されたデバイ
スは表面がLOCOSによつて凸凹としていたり、
セルフアラインプロセスとなつていないために各
画素の感度特性のばらつきが生じ易く、特に大容
量イメージセンサ（500×700画素にもおよぶ）と
しては均一性が重要な点であることから不向きで
あつた。

［発明の目的］本発明は、上記のような不具合な点を除いて、
各素子の感度特性を均一にして光の吸収効率の良
い、新規なイメージセンサの製造方法を提供する
ことを目的とする。

［発明の概要］このため本発明は、半導体基板上の各トランジ
スタ形成予定領域に埋め込み層を形成し、高抵抗
エピタキシヤル成長を行なつたのち、フイールド
酸化膜を形成する工程と、第１のマスク合わせ工
程によつて、各トランジスタ領域を分離する部分
の窓開けを行ない不純物の注入または拡散を行な
う工程と、第２のマスク合わせ工程によつて、前
記各トランジスタ形成予定領域の窓開けを行なつ
たのち、全面にドライ熱酸化膜を形成し、その後
不純物をドープしたドープドポリシリコン層を全
面に形成する工程と、第３のマスク合わせ工程に
より前記走査回路用トランジスタのゲート領域と
その配線部分となるべきドープドポリシリコン層
を残し、他のドープドポリシリコン層を除去した
後、残されたドープドポリシリコン層をマスクと
して前記ドライ熱酸化膜を除去し、更に全面に高
分子材料膜を塗布する工程と、第４のマスク合わ
せ工程により、前記静電誘導トランジスタのソー
ス領域予定部分上の高分子材料膜を残し、他の高
分子材料膜を除去して、シールデイングゲートお
よびコントロールゲート領域予定部分および前記
走査回路用トランジスタのソース領域とドレイン
領域の予定部分に不純物をドープしたのち全面に
窒化膜を形成する工程と、前記静電誘導トランジ
スタのソース領域予定部分の高分子材料膜を除去
して不純物をドープしドープドポリシリコン層を
形成し、第５のマスク合わせ工程により前記静電
誘導トランジスタのソース領域およびコントロー
ルゲート領域のポリシンコン層を残して他を除
き、全面に絶縁膜を形成する工程と、第６のマス
ク合わせ工程により、シールデイング領域および
走査回路用トランジスタのソース、ドレイン領域
へのコンタクトホールの窓開けを行なつたのち電
極を形成する工程とによりイメージセンサを製造
するようにしたことを特徴としている。

［発明の実施例］第１図Ａ〜Ｆは本発明の一実施例に係るイメー
ジセンサ製造方法の各製造工程を表わす。以下、
各製造工程Ａ〜Ｆを順を追つて説明する。

(A) 基板の面方位は（111），（100）ともに良く、
p^-基板上にAsもしくはSb等の拡散もしくはイ
オン注入によりSITイメージセンサのセンサエ
リア部分となるべき領域と周辺走査回路を構成
すべき領域とにそれぞれ共通な埋め込み層２を
形成する。埋め込み層２はセンサエリアの周辺
もしくは所定の部分において共通の電極がとら
れている。この電極部分は、第１図Ａには図示
されていないがSITイメージセンサの複数マト
リツクスの共通のドレイン領域となる。このよ
うな埋め込み層２を形成する理由はSITイメー
ジセンサの画素部分のマトリツクスの駆動走査
回路を同一基板上に形成することを目的として
いるからである。

次に、高抵抗エピタキシヤル成長層３を厚さ
3μｍ〜10μｍ程度成長させる。このエピタキシ
ヤル成長層３の導電型はn^-，p^-の何れでも良
い。また、ｉ層であつてもよい。次に、全面に
Wet酸化を行なう。このフイールド酸化膜７の
厚みは5000Å〜8000Å程度である。その後、第
１のマスク合わせ工程によりSITイメージセン
サ画素部と走査回路部との表面での分離を行な
うための接合分離形成用窓開けエツチングを行
ない、全面にAsもしくはＰのイオン注入また
は拡散を行なつて接合分離領域１４を形成す
る。

(B) 第２のマスク合わせ工程により、後述第１図
Ｄで形成されるSITイメージセンサのシールデ
イングゲート４部分、コントロールゲート６部
分、ソース５部分および走査回路用トランジス
タ部分への窓開けを同時に行なう。次に、全面
にドライ酸化による酸化膜１９を形成する。酸
化膜１９の厚みは300Å〜800Å程度である。更
に、全面にボロンのドープドポリシリコン層２
３をCVD等で形成する。このポリシリコン層
２３の厚さは約3000Å〜4000Åとする。

(C) 第３のマスク合わせ工程により、走査回路用
トランジスタのゲート領域上のドープドポリシ
リコン層２３を残して他のドープドポリシリコ
ン層２３をエツチングにより除去する。更に、
この残されたドープドポリシリコン層２３をマ
スクとして、上記ドライ酸化膜８をエツチング
により除去して、SITイメージセンサのコント
ロールゲート６部分、シールデイングゲート４
部分、ソース５部分および走査回路用トランジ
スタのソース２１部分、ドレイン２２部分の各
領域形成予定Si面を露出させる。

(D) 次に、全面に高分子材料（ポリミイドなど）
膜１６を塗布し、第４のマスク合わせ工程によ
り、SITイメージセンサのソース５部分の高分
子材料膜１６を残して、他の高分子材料膜１６
をエツチングにより除去する。その後、全面に
ボロンのイオン注入を用いてSITイメージセン
サのシールデイングゲート４領域、コントロー
ルゲート６領域および走査回路用トランジスタ
のソース２１領域、ドレイン２２領域にデポジ
シヨンを行なう。更に、全面に窒化膜１０をプ
ラズマCVD等により形成する。デポジシヨン
を行なつたボロンの表面濃度は５×10¹⁹cm^-3程
度である。高分子材料膜１６の塗布した厚み
は、1.2μｍ〜1.8μｍ程度である。また、プラズ
マCVDにより形成した窒化膜１０の厚みは、
500Å〜1000Å程度である。

ここで、高分子材料膜１６を用いるのは、容
易に形成でき、即ち、塗布して300℃〜400℃に
加熱処理するだけでイオン注入のマスクとして
十分働き、かつレジスト膜などに比べ比較的温
度に例えば400℃〜500℃まで耐えうる。従つ
て、その後でプラズマCVD技術技術などによ
り窒化膜１０を形成することにより容易にリフ
トオフ法を可能にする構造を提供できるからで
ある。

(E) 次に、上記高分子材料膜１６をエツチングに
より除去してリフトオフ法により同時にその上
に形成された窒化膜１０をも除去して、SITイ
メージセンサのソース５部分のSi面を露出させ
る。その後、上記ボロンのイオン注入の熱処理
を行ないSITイメージセンサのシールデイング
ゲート４領域、コントロールゲート６領域おお
よび走査回路用トランジスタのソース２１領
域、ドレイン２２領域を形成する。更に、全面
にAsまたはＰのドープドポリシリコン層２０
をCVD等により形成し、第５のマスク合わせ
工程によりSITイメージセンサのソース５領域
上およびコントロールゲート６領域上のポリシ
リコン層２０を残して他のポリシリコン層２０
をエツチングにより除去する。その後、更に全
面にPSG膜１５をCVD等の技術で形成する。
SITイメージセンサのシールデイングゲート４
領域、コントロールゲート６領域および走査回
路用トランジスタのソース２１領域、ドレイン
２２領域のボロンの表面濃度は１×10¹⁹cm程度
である。また、これらの各４，６，２１，２２
領域の拡散深さは1.5μ〜2.5μｍ程度である。ド
ープドポリシリコン層２０の厚みは3000Å〜
4000Å程度である。PSG膜１５の厚みは3000
Å程度である。SITイメージセンサのコントロ
ールゲート６領域上に残されたドープドポリシ
リコン層２０は光の利用効率を良くするために
コントロールゲート領域上の1/3程度残して置
けば良い。

(F) 次に、第６のマスク合わせ工程により、シー
ルデイングゲート４領域および走査回路用トラ
ンジスタのソース２１領域、ドレイン２２領域
へのコンタクトホールを開孔する。さらに、全
面にAl電極を蒸着により形成し、所定のシー
ルデイングゲート４とのコンタクト用Al配線
部分１７および走査回路用トランジスタのソー
ス２１、ドレイン２２とのコンタクト用Al配
線部分１８を残し、Alのエツチングを行なう
（第７のマスク合わせ工程）。さらに、シンター
の後、Si₃N₄膜のCVD成長等の最終パツシベー
シヨン工程を行なう。

本実施例のSITイメージセンサは以上の各工程
を経て製造されて、その動作は従来例と同様にゲ
ートにキヤパシタを有するSITを一画素とするＸ
−Ｙアドレス方式によりビデオ信号の読み出しが
行なわれる。

以上に説明したイメージセンサの製造方法によ
れば、SITイメージセンサの各画素のソース５領
域、ゲート４，６領域の位置は第２のマスク合わ
せ工程によつて同時に決定され、また、第１図Ｅ
に示したように全工程のうち唯１回の熱処理工程
によつてゲート４，６拡散領域が形成される。従
つて、各画素を構成するSIT部のチヤンネルの寸
法、ゲート４領域とソース５領域の距離は全て均
一化され、各画素間の光の受光強度に対する出力
特性のばらつきは殆ど無視できる状態にまで抑え
られる。また、ソース５領域の形成はドープドポ
リシリコン層２０の形成と同時に行なうのでソー
ス５領域の拡散深さは極めて浅くでき、拡散深さ
として0.1μｍ程度であるからゲート４，６領域の
拡散深さも従来に比べて残く形成することができ
る。従つて、従来のものに比べて短波長感度の向
上が得られる。

また、第４図Ｅに示したドープドポリシリコン
層２０にかえて、Ptなどのシヨツトキー電極で
ソース５領域を形成し、その金属例えばPtなど
をそのまま配線に利用することを考えればマスク
枚数を１枚減らすことができ、より簡単な装置プ
ロセスが可能となる。

また、各画素のゲート４，６拡散領域およびソ
ース５拡散領域のSi表面は同一面上にあり、平坦
化されており従来の製造方法に比べ光の受光に際
し、半導体表面での凸凹による散乱を受ける割合
が減少し、光の吸収率が向上する。

尚、上記実施例では、シールデイングゲート４
とコントロールゲート６と分割されたゲートを有
するSITイメージセンサのゲート蓄積方式につい
て設明したが、シールデイングゲート４の代わり
に絶縁物分離を用いてもよい。その際は、コント
ロールゲート６領域のみがSITのゲート領域とな
るため、SITの構造としてはソース５領域のまわ
りをコントロールゲート６領域が囲むような従来
からのSITの構造となる。しかし、本発明の製造
プロセスと、同じプロセスが応用できることは明
らかであり、ソース５拡散領域とゲート６拡散領
域の位置決めが同一マスクで行なわれることが、
特性のばらつきの抑えられたイメージセンサを提
供できることになる。

また、上記実施例では、走査回路用トランジス
タとしてＰチヤンネルトランジスタを用いたが、
ウエルの工程を１回増やすだけでのｎチヤンネ
ル、更にはCMOS構成も可能であることは明ら
かなことである。また、第１図に示した各部の導
電型は全く逆のものでも良いことは言う迄もな
い。

［発明の効果］以上のように本発明によれば、イメージセンサ
セルのゲート部分とソース部分の距離、チヤンネ
ルの寸法が同一マスクで決定され、複数個ライン
状もしくはマトリツクス状に配設された場合に、
各画素の感度特性が均一化されたイメージセンサ
が得られ、しかも、製造後のデバイスは平坦化さ
れているため、光の吸収効率も良く、特に大容量
エリアセンサの製造には最適なイメージセンサの
製造方法が得られる。

【図面の簡単な説明】

第１図Ａ〜Ｆは本発明の一実施例に係るSITイ
メージセンサ製造プロセス工程説明図、第２図Ａ
〜Ｅはゲート蓄積型SITイメージセンサの従来例
としての製造プロセス工程説明図、第３図および
第４図Ａ，Ｂはともにゲート蓄積型SITイメージ
センサの他の従来例としての製造プロセスを用い
たデバイス構造の断面図である。１…p^-基板、２…n⁺埋め込み層、３…高抵抗
エピタキシヤル成長層、４…シールデイングゲー
ト、５，２１…ソース、６…コントロールゲー
ト、７…フイールド酸化膜、１０…窒化膜、１４
…接合分離領域、１５…PSG膜、１６…高分子
材料膜、１７，１８…Alコンタクト電極、１９
…ドライ酸化膜、２０，２３…ドープドポリシリ
コン層、２２…ドレイン。

Claims

【特許請求の範囲】

１半導体基板上に複数の光電変換用静電誘導ト
ランジスタと走査回路用トランジスタとを形成す
る固体撮像装置の製造方法において、前記基板上
の前記各トランジスタ形成予定領域に埋め込み層
を形成し、高抵抗エピタキシヤル成長を行なつた
のち、フイールド酸化膜を形成する工程と、第１
のマスク合わせ工程によつて、各トランジスタ領
域を分離する部分の窓開けを行ない不純物をドー
プする工程と、第２のマスク合わせ工程によつ
て、前記各トランジスタ形成予定領域の窓開けを
行なつたのち、全面にドライ熱酸化膜を形成し、
その後不純物をドープしたドープドポリシリコン
層を全面に形成する工程と、第３のマスク合わせ
工程により前記走査回路用トランジスタのゲート
領域とその配線部分となるベきドープドポリシリ
コン層を残し、他のドープドポリシリコン層を除
去した後、残されたドープドポリシリコン層をマ
スクとして前記ドライ熱酸化膜を除去し、更に全
面に高分子材料膜を塗布する工程と、第４のマス
ク合わせ工程により、前記静電誘導トランジスタ
のソース領域予定部分上の高分子材料膜を残し、
他の高分子材料膜を除去して、シールデイングゲ
ートおよびコントロールゲート領域予定部分およ
び前記走査回路用トランジスタのソース領域とド
レイン領域の予定部分に不純物をドープしたのち
全面に窒化膜を形成する工程と、前記静電誘導ト
ランジスタのソース領域予定部分の高分子材料膜
を除去して不純物をドープしたドープドポリシリ
コン層を形成し、第５のマスク合わせ工程により
前記静電誘導トランジスタのソース領域およびコ
ントロールゲート領域のポリシンコン層を残して
他を除き、全面に絶縁膜を形成する工程と、第６
のマスク合わせ工程により、シールデイング領域
および走査回路用トランジスタのソース、ドレイ
ン領域へのコンタクトホールの窓開けを行なつた
のち電極を形成する工程とを備えることを特徴と
する固体撮像装置の製造方法。