JPH0441509B2

JPH0441509B2 -

Info

Publication number: JPH0441509B2
Application number: JP58200474A
Authority: JP
Inventors: Junichi Nishizawa; Naoshige Tamamushi; Baarushoni Ishutoaan
Original assignee: SHINGIJUTSU JIGYODAN
Current assignee: SHINGIJUTSU JIGYODAN
Priority date: 1983-10-26
Filing date: 1983-10-26
Publication date: 1992-07-08
Also published as: JPS6092659A

Description

【発明の詳細な説明】発明の技術分野本発明は、固体撮像装置の製造方法に関するも
ので、特にゲート蓄積型静電誘導トランジスタイ
メージセンサの各画素間のばらつきを抑えると同
時に表面の凹凸をなくし平坦化し、光を有効に取
り入れる製造方法に関するものである。

先行技術の説明従来、固定撮像装置には、CCD型、MOS型が
あり実用化されている。最近、本発明により提案
された静電誘導トランジスタ（StaticInduction
Transistor，SIT）型イメージセンサがある。
（IEEE Trans.on Eletron Devices，Vol ED−
26，No.12（Dec.1979）pp1970〜1977及び特開昭
58−105672号）。

本発明者等によりその基本構造の提案に伴う応
用として、マトリツクス動作における種々の基本
出願もなされている。その具体的製造方法に関し
ては、特開昭59−107582号，特開昭59−107583号
及び特開昭59−108372号にその発明が開示されて
いる。前記特開昭59−107582号は、最も簡単な平
面型構造のSITイメージセンサの製造方法に関す
るものであり、第１図に製造プロセスの主要な部
分を示す。以下図面に基いて先行技術を説明す
る。第１図において、 (A) n⁺基板上もしくはp^-基板１上にn^-埋込み層
２を形成した後、高抵抗n^-エピタキシヤル膜
３を成長し（図示例ではn^-，p^-，ｉであり何
れにても可）、次にフイールド酸化膜７を形成
し、次にコントロールゲート部分６にイオン注
入もしくは拡散によりボロンをデポジツト及び
ドライブインする。次いで、シールデイングゲ
ート部分４にマスク合わせによりイオン注入も
しくは拡散によりボロンをデポジツト及びドラ
イブインする。

(B) マスク合わせ工程（フオトリソグラフイー技
術）により所定のソース部分５の窓開けを行な
い、リンもしくはAsドープドポリシリコン８
をCVDし、もしくはノンドーブのポリシリコ
ン８をCVD後リンもしくはAsのドーピングを
行ないドライブインを行なう。

(C) マスク合わせ（フオトリソグラフイー技術）
によりソース電極部分８及びポリシリコンによ
りソース電極部分８及び配線部分８を残してエ
ツチングした後PSG膜９をCVDにより形成す
る。

(D) マスク合わせによりコントロールゲート部分
６の上部のフイールド酸化膜７及びPSG９膜
をエツチングして除去した後、窒化膜10の
CVD及び透明電極SnO₂１１のCVDを行ないコ
ントロールゲート部分６の上部に蓄積用MISキ
ヤパシタを形成する。

(E) コントロールゲート部分６の上部及び配線部
分SnO₂膜１１のみマスク合わせ及びエツチン
グ工程により残し、シールデイングゲート部分
４へのコンタクトホールを開ける。

最後にAl蒸着及び配線用エツチングを行なう。
Al電極１２はSnO₂電極とコンタクトがとられて
いる。Al電極１３はシールデイングゲート部分
４とのコンタクト用Al電極である。以上の説明
から明らかな如く、特開昭59−107582号に開示さ
れた製造法では、パツシベーシヨンを除いて７枚
のマスクが必要であり、またn⁺ソース部分５、
及びシールデイングゲート部分４及びコントロー
ルゲート部分６は、それぞれ別々のマスク合わせ
工程より別々のマスクにて形成されている。この
製造方法に対して本発明者等は、n⁺ソース部分
５及びp⁺ゲート部分４，６を定義するマスクを
１枚で行なうSITイメージセンサ用セルフアライ
ンプロセスを提案し、特開昭59−107583号に示し
たその最終的な断面構造を第２図に示す。

次に第２図に示すデバイスの製造プロセスを簡
単に説明する。n⁺基板上もしくはp^-基板１上に
n⁺埋込み層２を形成した後、n^-高抵抗エピタキ
シヤル成長３（図示例ではn^-，p^-，ｉであるが、
何れにても可）の後、LOCOS技術によりSITの
ソース部分及びゲート部分４，６となるべき領域
を同時に定義する。即ち。SITのソース部分５、
ゲート部分４，６と成るべき領域以外はLOCOS
による厚い酸化膜７によつて覆われている。マス
ク合わせ工程の後、ゲート部分となるべき領域
４，６上のSi₃N₄膜を除去し、ボロンＢのイオン
注入及び熱処理工程によりSITのゲート部分４，
６を形成する。

次に、マスク合わせ工程の後、ソース部分とな
るべき領域５上のSi₃N₄膜及びSiO₂膜を除去し、
n⁺ドープドポリシリコン８をCVD技術により全
面形成させ熱処理工程によりn⁺ソース拡散領域
５を形成する。n⁺ポリシリコン８はエツチング
され配線部分を形成する。次に、PSG膜をCVD
成長した後、マスク合わせ工程によりコントロー
ルゲート領域６上のSiO₂膜を除去する。所望の
厚さのSi₃N₄膜１０をCVD技術で全面形成した
後、更に、SnO₂膜１１をCVD成長する。上記
SnO₂１１／Si₃N₄１０／Si（p⁺）６構造によりコ
ントロールゲート６上にMIS構造を形成する。
SnO₂膜１１をエツチングした後、シールデイン
グゲート部分４へのコンタクトホールを開孔し、
Al蒸着シンターを行なう。パツシベーシヨンを
除くとAl電極配線１２，１３までで７枚のマス
クが必要である。

第２図に示された構造のSITイメージセンサの
ピクセルの製造プロセスでは、ソース５，ゲート
４，６の位置が第１のマスクで定義されるため、
第１図に示された製造法に比べれば、ソース，ゲ
ート間のばらつきが抑えられる。しかるに、第１
図の方法，第２図の方法において必要なマスクの
枚数がともに７枚であるのは、第２図の方法では
確かにSITのゲート４，６及びソース５の位置は
第１のマスクにより定義されているが、ゲースト
４，６及びソース５の拡散工程は別々のマスクを
用い行なわれているためであり、後にコントロー
ルゲート６上のSnO₂膜１１をエツチングする際
に同一のマスクを用いているから同じマスク枚数
となつている。ゲート部分４，６の形成とソース
部分５の形成が別々の熱処理工程で行なわれるこ
とから、ゲートおよびソースの拡散深さのばらつ
きも大きくなりそれだけ特性のばらつきに対して
弱いと云う欠点がある。特に拡散深さのばらつき
は、電圧増幅率μのばらつきとなり、出力特性の
ばらつきが大きくなるという欠点がある。

本発明者等は、更に、SITイメージセンサの別
の製造法を特開昭59−108372号に開示されてい
る。その最終的なデバイスの断面形状を第３図
Ａ，Ｂに示す。この図に示された製造法の特徴
は、シールデイングゲート部分４を深く形成する
ためにLOCOS、もしくはプラズマエツチング技
術、及びLOCOS技術を用いている点であり、第
３図Ａではシールデイングゲート部分４，コント
ロールゲート部分６にLOCOS技術により深くp⁺
ゲート４，６の拡散を行なつている例であり、
n⁺ソース領域５の位置はマスク合わせによつて
決定される。即ち、自己整合（セルフアライン）
化されているわけではない。第３図Ｂに示された
構造ではシールデイングゲート部分４にプラズマ
エツチング及びLOCOS技術を用いてp⁺ゲート拡
散４を深く形成させ、p⁺コントロールゲート拡
散６の位置決め及びn⁺ソース部分５の拡散の位
置決めは別々のマスクを用いてマスク合わせによ
り行なわれている。

第３図Ａは、全マスク枚数はパツシベーシヨン
を除いて７枚であり、第３図Ｂでは７枚〜８枚で
ある。

本発明者等による既に開示提案されたSITイメ
ージセンサの製造法は、上記に説明したように４
通りある。第１図に示された製造法ではSITのゲ
ート拡散及びソース拡散は別々のマスクによるマ
スク合わせ工程によつてその位置決めがなされる
ため、多数のセルをマトリツクス状に配列する場
合、画素間の感度特性はばらつきに大きく影響を
与えると云う欠点がある。しかし、デバイスの最
終構造は平坦化されており、光の受光効率を上げ
る点では有利である。第２図において説明した製
造方法では、SITのゲート及びソースとなる位置
は第１のマスクにより定義されるため、寸法的な
ばらつきは第１図に示した方法に比べてはるかに
抑えられているが、SITのゲートとソース間に
LOCOSプロセスによる厚い酸化膜が存在し、
SITのチヤンネルへの光の透過率は悪い。また
LOCOSによる酸化膜の影響からデバイス表面が
凸凹とした形状を呈し、凸凹した形状で光が散乱
され光を有効にデバイス内部に取り入れにくい構
造となつてしまつている。更に、ゲート拡散，ソ
ース拡散は結局別々のマスク合わせに行なわれて
いるため、全マスク枚数は７枚と第１図の場合と
同じである。第３図Ａにおいて説明した製造方法
は、LOCOS技術の酸化と同時にLOCOSの厚い酸
化膜の下側にp⁺ゲート拡散が行なわれているた
め受光面が凸凹していると同時にソース領域はマ
スク合わせにより位置決めがなされており、ソー
ス拡散領域の位置のばらつきが最終的な複数配列
されたデバイスの特性のばらつきに大きく影響を
与えている。更に、第３図Ｂにおいて説明した
SITイメージセンサの製造法では、コントロール
ゲートの拡散及びソース拡散の位置決めはマスク
合わせ工程により行なわれるため、チヤンネル幅
の寸法のばらつき、ソース・ゲート間の寸法のば
らつきが生じ易く、複数個のセルをマトリツクス
状に配列した場合、各画素の特性ばらつきに大き
く影響を与えることになる。

以上説明したように、本発明者等により既に開
示された従来技術では第１図，第３図Ａ，Ｂに示
した方法では、マスク合わせ工程によりゲート及
びソース位置が平面方向、および深さ方向のどち
らに関しても、それぞれ別々に決定されるため複
数個のセルを集積化した場合、各画素の特性がば
らつき、大容量（大画素数）化が困難であると云
う欠点があつた。

また第２図に示した方法では、デバイス表面が
凸凹になり、ソース拡散，ゲート拡散は別々に行
なわれるためその分の拡散深さのばらつきがあ
り、電圧増幅率が各画素でばらつき、また光の吸
収効率が悪いと云う欠点があつた。

また、全マスク枚数を考慮すると、第１図，第
２図，第３図Ａ，Ｂ，の先行例ともに７〜８枚と
云うことになる。

本発明の目的は、SITイメージセンサの画素を
形成する際にゲート部分とソース部分の任意決め
を同時に行ない、同一の熱処理工程でゲート及び
ソース拡散領域を形成することによつてゲートお
よびソースの拡散深さのばらつき、画素間の寸法
なばらつき、電圧増幅率μのばらつき、プロセス
条件によるばらつきを抑えることである。

本発明の別の目的は0.5μm以下程度の浅いソー
ス拡散領域を形成し特に短波長の光の感度を高く
し、信頼性の高く、しかも高速動作をするSITイ
メージセンサの製造方法を提供することである。

本発明の他の目的は、画素間のばらつきを抑え
かつばらつきによる雑音を小さくした大容量化の
容易なSITイメージセンサの製造方法を提供する
ことである。

本発明の更に他の目的は、パツシベーシヨンを
除く全必要マスク枚数が従来の方法に比べ１枚も
しくは２枚減少した工程の少ないゲート蓄積型
SITイメージセンサの製造法を提供することであ
る。

本発明の更に他の目的は、デバイスの表面が完
全に平坦化され、光の吸収効率の良好なゲート蓄
積型SITイメージセンサの製造方法を提供するこ
とである。

更に本発明の他の目的は、拡散に伴う熱処理工
程が一回減少し、従つて製造方法が容易になされ
たSITイメージセンサの製造方法を提供すること
である。

更に本発明の他の目的は、SITイメージセンサ
のゲート部分とソース部分の距離、チヤンネルの
寸法が同一のマスクで決定され、複数個ライン状
もしくはマトリツクス状に配列された場合に、各
画素の感度特性が均一化された低雑音SITイメー
ジセンサ製造法を提供することである。

以下本発明の固体撮像装置の製造方法について
詳細に説明する。

発明の概要本発明の構成として、前記目的がどのような技
術手段で構成されるかを概括的に述べる。

(1) n⁺基板上もしくはp^-基板上にn⁺埋込み層を
形成した後高抵抗のエピタキシヤル成長（不純
物密度１×10¹²〜１×10¹⁴cm^-3程度の範囲で）
を行なつた後、全面酸化を行なう。フイールド
酸化膜の厚みは5000〓乃至8000〓程度である。
次に、第１のマスク合わせ工程によりSITイメ
ージセンサのシールデイングゲート部分，コン
トロールゲート部分，ソース部分への窓開けを
行なう。次に、全面にAsを不純物としてドー
ブされたn⁺ポリシリコンをCVD等で形成し、
更にPSG膜をCVDの技術を用いて成長させる。

(2) 次に、第２のマスク合わせ工程によりソース
部分上のドーブドポリシリコン及びPSG膜の
みを残し、コントロールゲート及びシールデイ
ングゲートとなるべき領域上のPSG膜、ドー
プドポリシリコン層をプラズマエツチング等で
除去する。

(3) 次に、全面ボロンのイオン注入を行ない、シ
ールデイングゲート及びコントロールゲート部
分にp⁺拡散層を形成する。この時、イオン注
入後における熱処理工程において同時にドープ
ドポリシリコンからSi層へのAs拡散も行なわ
れ、ソースn⁺領域が形成される。

(4) 次に全面にPSG膜を再び形成した後、第３
のマスク合わせ工程によりコントロールゲート
領域への窓あけを行ない、p⁺コントロールゲ
ートSi層を露出させる。

(5) 次に全面にSi₃N₄膜のCVDもしくはドライ
（dry）酸化を行ない、更にSnO₂，ITO（酸化イ
ンジウム・酸化錫）膜等の透明電極をCVD等
の技術を用いて形成し、コントロールゲート上
にMIS構造の蓄積キヤパシタ領域を形成する。

(6) 所定の場所のSnO₂膜のみを残してSnO₂電極
をプラズマエツチングを行なつた後、シールデ
イングゲート部分へのコンタクトホールを開孔
する（第４，第５のマスク合わせ工程）。

(7) 全面にAl電極を蒸着により形成し、シール
デイングゲート部分へのコンタクト，Alと
SnO₂部分のコンタクト，さらに場合によつて
は(6)の工程でポリシリコン層へのコンタクトホ
ールを形成しておいてAlとポリシリコンのコ
ンタクトを行なつてもよい。全面シンターの
後、Si₃N₄膜のCVD成長を行ない最終パツシベ
ーシヨンを行なう。（第６，第７のマスク合わ
せ工程）。

以上が本発明の概要であるが、最終的なデバイ
スの断面形状では、第１図に示されたものと同一
である。しかし、第１図において示された製造工
程に比べマスクの枚数は一枚節約されており、か
つシールデイングゲートとソースの距離，コント
ロールゲートとソースの距離は第１のマスク合わ
せ工程で同時に位置決めが行なわれかつゲートと
ソースの拡散が同一の熱処理で行なわれるため、
画素間でのばらつきが殆んどないと云う利点があ
る。

以上の説明から明らかなように本発明による
SITイメージセンサの製造法は、多数のセルを均
一に、同一の感度特性を持たせながら製造する必
要のあるような大容量のエリアセンサの製造工程
に非常に好適なものである。しかも、製造後のデ
バイスは平坦化されているため、光の吸収効率も
良好である。本発明による製造プロセスは平坦化
セルフアラインプロセスと云うべきである。

本発明により製造されたゲート蓄積動作による
SITイメージセンサの動作は従来例と同様にゲー
トにキヤパシタを有するSITを一画素とするＸ−
Ｙアドレス方式による読み出し方式を行なつてお
り、また各画素の分離用としてpn接合分離によ
るシールデイングゲートが設けられている点も従
来例と同様である。表面側n⁺領域５をソース，
埋め込みn⁺領域をここではドレインと呼ぶこと
で統一するが、領域２は常に接地電位でよく領域
５の配線部分８にビデオ電圧が印加される。しか
し、従来の製造方法により実現されたデバイスは
表面がLOCOSによつて凸凹としていたりセルフ
アセインプロセスとなつていないために各画素の
感度特性のばらつきが生じ易く、固定パターン雑
音が大きく特に大容量イメージセンサ（500×700
画素にもおよぶ）としては均一性が重要な点であ
ることから不向きであつた。本発明により大容量
の平坦化セルフアラインプロセスによる各画素が
均一化されたイメージセンサが提供できる。

次に、図面に基いて本発明の製造工程を説明す
る。

第４図は本発明の一実施例の製造工程Ａ〜Ｇを
示し、各工程順に説明する。下記各項は、製造工
程に対応する。

(A) 基板の面方位は111，100ともに良く、p^-基
板１上にAsもしくはSb等の拡散もしくはイオ
ン注入によりSITイメージセンサのセンサエリ
ア部分となるべき領域に共通な埋込み層２を形
成する。埋込み層２は、センサエリアの周辺も
しくは所定の部分において共通の電極がとられ
ている。この電極部分は第４図Ａには図示され
ていないか、SITイメージセンサの複数SITマ
トリツクスの共通のドレイン領域となる。この
ような埋込み層２を形成する理由は、SITイメ
ージセンサの画素部分のマトリツクスの駆動走
査回路を同一基板１上に形成することを目的と
しているからである。

次に高抵抗のエピタキシヤル成長層３を厚さ
5μ〜10μ程度行なう。このエピタキシヤル成長
層３の導電型はn^-，p^-の何れでもよい。また
ｉ層であつてもよい。つぎに全面Wet酸化を行
なう。このフイールド酸化膜７の厚みは5000Å
〜8000Å程度である。

(B) 次に第１のマスク合わせ工程により、STIイ
メージセンサのシールデイングゲート部分４，
コントロールゲート部分６，ソース部分５への
窓開けを同時に行なう。次に全面にAsのドー
プされたポリシリコン層８をCVD等の技術で
形成し、さらにPSG膜９を全面にCVDの技術
を用いて形成する。ポリシリコン層８のドーピ
ングソースとしては、その後の熱処理工程で入
る歪みの問題を考慮し、ソース領域５はなるべ
く高濃度で浅く拡散させたいため、Asを用い
る。ポリシリコン層８の厚さは約3000Å〜4000
Åとする。またPSG膜９の厚さも約3000Å〜
4000Å程度である。PSG膜のかわりに、同じ
厚さのCVDSiO₂膜であつてもよい。

(C) 次に第２のマスク合わせ工程により、ソース
部分となるべき領域５上のドープドポリシリコ
ン層８及びPSG膜９を残し、他の部分のドー
プドポリシリコン層８及びPSG層９を完全に
除去する。この工程は、寸法の精度が要求され
るためプラズマエツチ等のドライプロセスで行
なう。

(D) 次に全面にボロンの拡散もしくはイオン注入
を行ない、シールデイングゲート部分４及びコ
ントロールゲート部分６にp⁺拡散層４，６を
形成する。この時、ボロンのドライブ・イン拡
散，もしくはイオン注入後の熱処理工程におい
てp⁺拡散層４，６の形成と同時に、ドープド
ポリシリコン層８からAsの拡散も行なわれ、
ソースn⁺領域５が形成される。p⁺拡散層４，
６の表面近傍の不純物密度は１×10¹⁹cm^-3cm程
度でありソースn⁺領域５の不純物密度１×10²⁰
〜１×10²¹cm_-3程度である。

またp⁺拡散層４，６の拡散深さは約2μ〜5μ
程度，ソース拡散層５の拡散深さは0.5μm程度
にばらつきなく正確に形成される。

(E) 次に全面にPSG膜もしくはCVDSiO₂膜９を
再び3000Åの厚さ程度に形成した後、第３のマ
スク合わせ工程により、コントロールゲート領
域６へ窓開けのためのPSG膜（もしくは
CVDSiO₂膜）９及び、SiO₂膜７のプラズマエ
ツチングを行ない、p⁺コントロールゲート拡
散領域６上のSi面を露出させる。

(F) 次に全面にCVD技術を用いてSi₃N₄膜１０を
形成する。厚さは約500Å〜1000Å程度とする。
CVDSi₃N₄膜の形成後さらに、SnO₂もしくは
ITO（酸化インジウム・酸化錫）膜等の透明電
極１１をCVD等の技術を用いて形成し、コン
トロールゲート６上にMIS構造の蓄積キヤパシ
タ領域を形成する。CVDSi₃N₄膜１０の代わり
に熱Si₃N₄膜もしくは、他の熱酸化膜等を同程
度の厚さに形成させてもよい。SnO₂透明電極
１１の形成方法としては、キヤリアガスとして
N₂ガスを用いて五塩化アンチモン（SbCl₅）を
ドーピングソースとした四塩化錫（SnCl₄）の
熱分解（400〜600℃）によるCVD技術を用い
ている。

(G) コントロールゲート領域の上の領域のSnO₂
１１及び、配線部分のSnO₂１１を残してSnO₂
電極１１をプラズマエツチした後、シールデイ
ングゲート部分４へのコンタクトホールを開孔
する（第４，第５のマスク合わせ工程）。SnO₂
のプラズマエツチにおいては、0.1Torrにおい
てCCl₄ガスを用いている。さらに全面にAl電
極を蒸着により形成し、所定のシールデイング
ゲート４とのコンタクト用Al配線部分１３及
びSnO₂電極１１とのコンタクト用Al配線部分
を残し、Alのエツチングを行なう。さらにシ
ンターの後、Si₃N₄膜のCVD成長等の最終パツ
シベーシヨン工程を行なう（第６及び第７のマ
スク合わせ工程）。

発明の効果以上説明したように本発明の固体撮像装置の製
造方法はSITイメージセンサの各画素のソース領
域５，ゲート領域４，６の位置は第１野マスク工
程によつて同時に決定されており、また第４図Ｄ
に示したように同じ熱処理工程によつて、ゲート
拡散領域４，６及びソース拡散領域５が形成され
ることから、各画素を構成するSIT部分のチヤン
ネルの寸法、ゲート領域４，６とソース領域５の
距離はすべて均一化される。また、同じ熱処理工
程によつてゲート拡散領域４，６及び拡散領域５
が形成されることから、ゲート拡散深さ及びソー
ス拡散深さのばらつきも少なく、特に、ゲート拡
散深さとソース拡散深さとの相対的な深さ方向に
おける位置関係は高精度に決定される。したがつ
て表面方向（横方向）におけるゲート領域とソー
ス領域との相対的位置関係と深さ方向（縦方向）
におけるゲート領域とソース領域との相対的位置
関係の両方共に高精度かつ均一に形成され、各ピ
クセルを形成するSITの真性ゲート点の位置及び
電圧増幅率も高精度かつ均一に形成される。従つ
て個々のSIT部分の特性は均一化されたものが得
られ、イメージセンサの画素として見た場合、光
の受光強度に対する出力特性のばらつきが極めて
低く抑えられ、固定パターン雑音が小さくなり、
大容量（大画素数）イメージセンサが実現でき
る。

またソース拡散領域はAsを用いているために
0.5μm以下の浅い拡散深さに、しかも1.0×10²⁰〜
1.0×10²¹cm^-3の高不純物密度に最適化されて形成
されているので、ソースの拡散容量は小さく、ソ
ース領域の抵抗も小さく、極めて高速度動作可能
なイメージセンサが実現できる。ソース領域上部
はポリシリコンであるため、ソース電極用のAl
等の金属のソース領域へのつき抜けやパイピング
現象も生せず、浅いソース領域にもかかわらず、
リーク電流等も小さく信頼性が高くなる。

また、各画素のゲート拡散領域４，６及びソー
ス拡散領域５のSi表面は同一面上にあり平坦化さ
れており従来の製造方法に比べ光の受光に際し、
半導体表面で凸凹による散乱を受ける割合が少な
くなつている。

【図面の簡単な説明】

第１図Ａ乃至Ｅはゲート蓄積型SITイメージセ
ンサの従来例としての製造プロセスを示す図、第
２図及びＡ，Ｂは、ともに、ゲート蓄積型SITイ
メージセンサの他の従来例としての製造プロセス
を用いたデバイス構造の断面図、第４図は本発明
の製造プロセスによる実施例をＡ〜Ｇまで順に示
している図である。第４図において、１……p^-基板、２……n⁺埋
込み層でイメージセンサマトリツクス部分のSIT
の共通なドレイン領域、３……高抵抗エピタキシ
ヤル層で、SITのチヤンネル部分、４……分割ゲ
ートSITのシールデイングゲート領域で、画素の
分離領域、５……分割ゲートSITのソース領域、
６……分割ゲートSITのコントロールゲート領
域、７……フイールド酸化膜、８……Asドープ
ドポリシリコン層、９……PSG膜もしくは
CVDSiO₂膜、１０……絶縁膜、１１……透明電
極、１２……Al電極部分、１３……シールデイ
ングゲートへのAlコンタクト電極。

Claims

【特許請求の範囲】

１ｐ型Si基板上のｎ型のドレイン領域およびソ
ース領域、ｐ型のコントロールゲート領域および
シールデイングゲート領域、およびｎ型高抵抗チ
ヤンネル領域とから構成される静電誘導トランジ
スタを一画素とし、前記画素の複数個をＸ−Ｙマ
トリツクス状に配列した固定撮像装置の製造方法
にして、前記Si基板上に前記ドレイン領域を形勢
する第１の工程と、前記ドレイン領域の上部に前
記チヤンネル領域となる高抵抗Siを５〜10μmエ
ピタキシシヤル成長する第２の工程と、前記高抵
抗Si表面の前面にフイールド酸化膜を50〓〜8000
〓形成する第３の工程と、第１のフオトリソグラ
フイー技術により、前記ソース領域、コントロー
ルゲート領域およびシールデイングゲート領域形
成予定部分の前記高抵抗Si上部の前期フイールド
酸化膜を同時にエツチング除去する第４の工程
と、Asをドーピングしたポリシリコン層を全面
に3000〓〜4000〓形成し、更に第１のPSGもし
くはSiO₂膜を該ポリシリコン層の上全面にCVD
で3000〓〜4000〓形成する第５の工程と、第２の
フオトリソグラフイー技術により、前記ソース領
域形成予定部分の上部に位置する前記ポリシリコ
ン層および前記第１のPSGもしくはSiO₂膜のみ
を残し、他の部分の前記ポリシリコン層および第
１のPSGもしくはSiO₂膜を除去する第６の工程
と、前記第６の工程で前記高抵抗Siの露出した窓
部を通して前記コントロールゲート領域およびシ
ールデイングゲート領域形成予定の前記高抵抗Si
の表面に前記第１のPSGもしくはSiO₂膜をマス
クとしてボロンをドーピングする第７の工程と、
同一熱処理により、前記ボロンを約2μm〜5μmの
深さに拡散し前記コントロールゲート領域および
前記シールデイングゲート領域を形成し、同時に
前記A_sを0.5μmの深さに前記高抵抗Si中に拡散し
前記ソース領域を形成する第８の工程と、第２の
PSGもしくはSiO₂膜を前記フイールド酸化膜、
前記第１のPSGもしくはSiO₂膜および前記高抵
抗Siの露出した窓部の上全面に形成する第９の工
程と、第３のフオトリソグラフイー技術により、
前記コントロールゲート領域上部の前記第２の
PSGもしくはSiO₂膜もエツチング除去する第10
の工程と前記コントロールゲート領域の上部にゲ
ート絶縁膜を形成し、さらに該ゲート絶縁膜の上
部に透明電極を形成することにより蓄積用MISキ
ヤパシタを形成する第11の工程とを少なく共含む
ことを特徴とする固体撮像装置の製造方法。